用于双端口ram的伪差分读方案的制作方法
【技术领域】
[0001]本申请总地涉及数据存储存储器，并且更具体地，涉及存储器读系统和读取存储器的方法。
【背景技术】
[0002]在双端口存储单元中，读和写操作可以并发地执行并且因此采用独立的读和写位线，所述读和写位线由相应分开的读和写字线所控制。当所存储的存储单元的数据表示“真(TRUE ) ”情形时，读位线上的预充电电压需要被放电以反映该真情形。读位线的相应放电时间由指示存储单元的真存储情形所要求的放电电压电平和位线电容所影响。对于较长放电时间而言，存储单元的读速度对于大容量存储器阵列可能相对慢。这是因为读电流能力，其常常由于小存储单元面积而在量级上受限。此外，较大放电电压典型地要求较大动态功率耗损。因此，这些方面的改进将证明对本领域有益。
【发明内容】
[0003]本公开的实施例提供存储器读系统和读取存储器的方法。
[0004]在一个实施例中，存储器读系统包括具有多个双端口存储单元的存储器列，所述双端口存储单元由分开的读字线和组织成上部和下部读位线部分的读位线结构所控制。此夕卜，存储器读系统还包括耦连到读位线结构的伪差分存储器读单元，其中上部和下部读位线部分分别控制相应上部和下部局部位线以提供用于存储器列的全局位线。
[0005]在另一方面中，读取存储器的方法包括提供由分开的读字线所控制的双端口存储单元的存储器列和将用于存储器列的读位线结构组织成上部和下部存储单元读位线部分。方法还包括在读操作期间根据上部和下部存储单元读位线部分来控制相应上部和下部局部读位线和在读操作期间根据上部和下部局部读位线来控制用于存储器列的全局读位线以提供存储单元存储状态。
[0006]前述内容已概述本公开的优选和可替代特征使得本领域技术人员可更好地理解下面本公开的详细描述。在下文中将描述本公开的附加特征，其形成本公开的权利要求的主题。本领域技术人员将理解的是，他们可以容易地使用所公开的概念和具体实施例作为设计和修改用于实行本公开的相同目的的其他结构的基础。
【附图说明】
[0007]现在对结合附图所采取的下面的描述进行参考，其中:
[0008]图1示出根据本公开的原理所构建的存储器读系统的实施例的框图；
[0009]图2示出如可在图1的存储器列中采用的双端口 SRAM单元的示意图；
[0010]图3示出可以如图1所采用的伪差分存储器读单元的伪差分存储器读单元的实施例的不意图；
[0011]图4示出与用于根据本公开的原理所构建的存储器读系统的读操作相应的波形时序图；以及
[0012]图5示出根据本公开的原理所实行的读取存储器的方法的流程图。
【具体实施方式】
[0013]本公开的实施例提供用于双端口存储单元(例如双端口静态随机存取存储器(SRAM)单元)的伪差分读能力，其通过降低所要求的读电压摆幅来改进读速度并减小动态功率要求。这些属性随着存储器容量的增加而是特别有益的。
[0014]图1示出根据本公开的原理所构建的、总地标示为100的存储器读系统的实施例的框图。在此，存储器读系统100代表在包含128个字的存储器阵列中采用分开的读和写位线的位列。存储器读系统100包括存储器列105、上部和下部读位线部分110A、1 1B和伪差分存储器读单元115。
[0015]在所示出的实施例中，存储器列105包括由分开的读字线(RWL < O >到RWL < 127>)所控制的多个双端口存储单元，其中分开的读字线中的仅一个在读操作期间激活。上部和下部读位线部分110AU10B构成用于存储器列105的读位线结构，其在读操作期间提供用于所选择的读字线的存储单元存储情形。读位线结构提供较低杂散的(stray)或固有总位线电容，从而减小用于存储器列105的总读时间。
[0016]如所示，伪差分存储器读单元115耦连到读位线结构。上部和下部读位线部分110AU10B分别控制伪差分存储器读单元115内的相应上部和下部的局部位线以将提供用于存储器列105的全局读位线。
[0017]图2示出如可在图1的存储器列105中采用的、总地标示为200的双端口 SRAM单元的示意图。双端口 SRAM (SRAMDP)单元200可以被并发地写入和读取并且包括第一和第二 CMOS反相器NI:P1和N2:P2,其被交叉耦连以提供具有互补存储节点Q和Q*的存储单元，如所示。交叉耦连的CMOS反相器N1:P1和N2:P2由供电电压VDD所供电。
[0018]SRAMDP单元200还包括相应第一和第二写传输门晶体管N3和N4，其分别连接在写位线WBL与存储节点Q之间以及互补写位线WBLB与互补存储节点Q*之间。第一和第二写传输门晶体管N3和N4由写字线WffL所控制。
[0019]此外，SRAMDP单元200包括连接在读位线RBL与反相的晶体管H)之间的读传输门晶体管PG。读传输门晶体管PG由读字线RWL所控制。
[0020]SRAMDP单元200代表图1的存储器列105中的存储单元之一。在此，图2示出的读位线RBL代表构成用于存储器列105的读位线结构的上部(RBLu)和下部(RBLl)读位线部分110A、IlOB之一。读位线RBL在读操作之前被预充电到正电压(例如供电电压VDD)，并且随后在读操作期间反映SRAMDP单元200的真或假(FALSE)状态。
[0021]图3示出可以如图1所采用的伪差分存储器读单元115的、总地标示为300的伪差分存储器读单元的实施例的示意图。伪差分存储器读单元300包括上部和下部局部位线LBLu, LBL1，其耦连到全局位线GBL以提供读数据(READ DATA)输出，所述读数据输出在读操作期间指示存储器列中的存储单元的真或假状态。
[0022]还包括控制晶体管Pl和P2，其分别用作用于上部和下部局部位线LBLu、LBLl的读输入设备，并且其中其控制栅极连接到(诸如先前所讨论的那些)位线结构的上部(RBLu)和下部(RBLl)读位线部分。此外，包括控制晶体管P3，其被采用以在读操作之前将全局位线GBL预充电到供电电压VDD。
[0023]进一步包括晶体管NI和N2，其被用作上部与下部局部位线LBLu、LBLl之间的加强交叉耦连电路以改进全局位线GBL的噪声容限。仍进一步地包括控制晶体管N3和N4，其被采用以在读操作之外将上部和下部局部位线LBLu、LBLl放电到接地电势。
[0024]又进一步地包括晶体管N5和N6，其实施为线(wire)N0R2逻辑电路并且被采用以在读操作期间将上部和下部局部位线LBLu、LBLl耦连到全局位线GBL。相应地，晶体管N5和N6被采用以在读操作之外提供上部和下部局部位线LBLu、LBLl与全局读位线GBL的隔离。
[0025]如果相应存储单元的所存储数据表示“假”状态(即逻辑“O”情形)，那么上部(RBLu)和下部(RBLl)读位线部分的电压电平被维持在预充电电压VDD处并且读数据输出反映该假状态或O情形。否则，读数据输出将被改变以反映相应存储单元的“真”状态