用于生成负位线电压的电路的制作方法
【专利说明】用于生成负位线电压的电路
[0001]相关串请的交叉引用
[0002]本申请基于35U.S.C.§ 119(e)要求于2013年3月15日提交的题为“IntegratedCircuit for Generating a Negative Bitline Voltage andlntegrated Memory DeviceUsing the same”的共同未决的美国临时专利申请N0.61/798，055的优先权，通过引用将其整体并入本文中。
技术领域
[0003]本公开涉及集成存储设备并且具体地涉及具有数据写辅助方案的集成存储设备，所述数据写辅助方案通过位线来提供对存储单元的可靠数据写访问。
【背景技术】
[0004]诸如静态随机存取存储设备(SRAM)的集成存储设备遭受由于随机掺杂波动(RDF)的随机变化、当使用亚纳米技术制造时的系统和参数变化。由于存储单元晶体管中的这样的变化，难以将数据写到存储单元中的交叉角落位置中。这种效应可能影响使用具有20纳米特征尺寸和更小的技术制造的SRAM。
[0005]对于纳米技术的SRAM，写辅助概念可以用于当将数据写到静态存储单元中时增强信噪余量。提供写辅助的一个方式是使用负位线方案，负位线方案当由位线将对应的数据值供应给静态存储单元时对位线施加负电位。常规负位线方案在集成电路中要求相当大的面积并且消耗相当大的功率，并且因此较不适合于低功率应用。另外，写辅助方案可以被设计用于预定的供电功率范围并且不能灵活适应变化的供电功率范围。
【发明内容】
[0006]实施例涉及一种用于使用多个电容性元件在输出处输出负电压的电路。所述电路包括开关、多个电容性元件以及驱动器。所述开关被放置在输入节点与信号线之间。所述开关选择性地将所述信号线耦合到所述输入节点。所述多个电容性元件中的每个电容性元件具有连接到所述信号线的一端，以响应于在所述电容性元件的另一端处的电压电平的降低而在第一模式期间向所述信号线注入电荷以便降低所述信号线的电压电平。所述驱动器在所述第一模式中向所述多个电容性元件中的每个电容性元件的另一端提供驱动信号，并且控制所述开关对所述信号线和所述输入节点进行耦合或解耦。
[0007]在一个实施例中，所述电路包括在所述电路的输入与所述信号线之间的驱动元件。所述驱动元件生成到所述信号线的输出，所述输出是在所述电路的所述输入处接收到的信号的经放大的版本。
[0008]在一个实施例中，所述电路包括多个延迟元件，每个元件被配置为在不同时间向所述信号线注入电荷以逐渐地降低在所述信号线处的所述电压电平。
[0009]在一个实施例中，所述多个延迟元件中的每个延迟元件包括串联耦合的两个反相器。
[0010]在一个实施例中，所述多个延迟元件中的子集被关闭以将所述电容性元件从所述驱动器解耦。
[0011]在一个实施例中，所述多个电容性元件中的每个电容性元件包括被配置为顺序地增加被注入到所述信号线的电荷量的不同数量的电容器。
[0012]在一个实施例中，所述电路还包括将存储单元的多条位线耦合到所述信号线的多路复用器。
[0013]在一个实施例中，所述电路通过耦合到第一参考电压和低于所述第一参考电压的第二参考电压来被供电。所述信号线的所述电压电平响应于所述电荷的注入以及将所述信号线从所述输入节点解耦而下降到所述第二参考电压以下。
[0014]在一个实施例中，所述电容器元件中的每个电容器元件包括2Nf电容器，其中N是大于O的整数。
[0015]在一个实施例中，所述电路还包括另一开关和多个开关。所述另一开关被放置在另一输入节点与另一信号线之间，所述另一信号线接收与在所述输入节点处接收到的信号互补的信号。所述另一开关选择性地将所述另一信号线耦合到所述另一输入节点。在第二模式中，多个开关将每个电容器元件的所述一端耦合到所述信号线并且将每个电容器的所述一端耦合到所述驱动器。
[0016]在一个实施例中，所述多个电容器中的每个电容器包括一个或多个MOS电容器。
【附图说明】
[0017]通过结合附图考虑下面的具体描述能够容易理解实施例的教导。
[0018]图1是根据一个实施例的写辅助电路的电路图。
[0019]图2是根据一个实施例的图1的电路的信号的波形图。
[0020]图3是根据一个实施例的写辅助电路的电路图。
[0021]图4是根据一个实施例的在真位线和互补位线上使用电荷注入方案的写辅助电路的电路图。
[0022]图5是根据一个实施例的具有在真位线与互补位线之间共享的电容器的写辅助电路的电路图。
[0023]图6是根据一个实施例的在另一模式中的图5的电路。
[0024]图7是根据另一实施例的具有在两条信号线之间共享的电容器的写辅助电路的电路图。
[0025]图8是根据一个实施例的适合于使用写辅助电路的六晶体管静态存储单元。
[0026]图9是根据一个实施例的用于设计电路的计算设备的框图。
【具体实施方式】
[0027]附图(图)和下文描述仅通过说明的方式涉及优选实施例。应当注意，从下文讨论，本文中公开的结构和方法的备选实施例将容易被认为是可以在不偏离实施例的原理的情况下采用的可行实施例。
[0028]现在将详细参考若干实施例，其示例被图示在附图中。注意到，在可行时，相似或相同的附图标记可以被使用在附图中并且可以指示相似或相同的功能。附图仅出于说明的目的来描绘实施例。
[0029]图1是根据一个实施例的集成电路100的电路图。集成电路100可以包括写辅助电路120和存储单元阵列。存储单元阵列可以包括存储单元库(bank，在图1中图示了示例角落存储单元101、102、103、104)。写辅助电路120使用负电荷注入在其输出中的一个输出处生成负位线电压。写辅助电路120被连接到存储单元库。在存储单元中的一个或多个存储单元的写操作期间，写辅助电路120在其输出BBO到BB3、BTO到BT3处提供电压信号。来自互补线的输出BBO到BB3可以根据在写辅助电路120的输入WT处接收到的数据信号而被下拉到负电压。
[0030]存储单元101到104是通过字线WLO到WL255可选择的，字线WLO到WL255使得能够访问字线中的存储单元。下面参考图8来详细描述存储单元的示例。数据值通过一对真位线和互补位线被写入存储单元中或从存储单元被读出，所述一对真位线和互补位线例如针对存储单元101、103的位线BBO、BTO以及针对存储单元102、104的位线BB3、BT3。
[0031]在操作期间，写辅助电路120将为“O”或“I”的位值写入到对应于经由输入WB、WT接收到的位值的存储单元中的一个存储单元。在输入WB、WT处接收到的值“O”和“ I ”是互补的，并且仅输入WB、WT中的一个输入具有对应于逻辑值“O”的电压电平并且输入WB、WT中的另一个输入具有对应于逻辑值“I”的电压电平。当在输入WT处的电压为低时，互补输出BTO到BT3的输出被下拉到负电位以辅助将正确的数据值写入到存储位单元。
[0032]写辅助电路120可以包括驱动器123、124，信号线121、122、传递门128、129，串联连接的反相器126、127、136、137、146、147，电容器130、131、132，反相器161和列多路复用器CMUX以及其他部件。驱动器123具有连接用于从外部电路(未示出)接收为“O”或“I”的位值的输入WB，并且驱动器124具有连接用于从外部电路(未示出)接收为“I”或“O”的互补位值的输入WT。驱动器124具有输出124，输出124生成到CMUX的对应于在输入WT处的电压电平的电压信号的经放大的版本。
[0033]信号线121、122可以在写周期的开始时进行预充电。例如，位线被拉到预定义状态从而在信号线121上建立表示“O”位值的电压电位并且在信号线122上建立表示“I”位值的电压电位。信号线121、122能够通过列多路复用器CMUX连接到存储单元阵列的位线BB0、BT0、BB3、BT3。当直通信号(pass signal)WPASS变成活跃时，写辅助电路120的输出BBO到BB3、BTO到BT3被连接到存储单元101、102、103、104的位线。相反地，当直通信号WPASS变成不活跃时，写辅助电路120的输出BBO到BB3、BTO到BT3从存储单元101、102、103、104的位线断开连接。
[0034]当在输入WT处的电压电平为高时，写辅助电路生成相对于地电位Vss的负电压Vnbl。多个电容器130、131、132使其极板中的一个极板连接到信号线121并且其他