一种适用于宇航用sram型fpga的抗单粒子瞬态加固寄存器的制造方法
【专利说明】一种适用于宇航用SRAM型FPGA的抗单粒子瞬态加固寄存
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技术领域
[0001]本发明涉及一种适用于宇航用SRAM型FPGA的抗单粒子瞬态加固寄存器，属于抗单粒子瞬态加固寄存器电路的技术领域。
【背景技术】
[0002]宇航用SRAM型FPGA特别适合航天工程对宇航用器件的高可靠、多品种、小批量的特色要求，广泛应用于航天工程中广泛应用于航天工程中。随着加工工艺的进步，集成电路的密度、性能不断提高，FPGA中的寄存器单元在空间应用中面临更加严重的可靠性问题:在空间恶劣环境中的单粒子翻转(SEU)与单粒子瞬态(SET)等单粒子效应。为了消除、抑制或减轻单粒子效应对系统功能的影响，单粒子加固技术已经成为研究热点，主要包括基于用户设计的系统级加固技术和基于器件本身的设计加固技术。在器件加固方面，双节点互锁存储单元(Dual Interlocked storage CE11,以下简称DICE)结构的存储单元具有很好的SEU加固效果，但是DICE单元仍然会受到SET的影响。
【发明内容】
[0003]本发明解决的技术问题为:克服现有技术不足，提供一种适用于宇航用SRAM型FPGA的抗单粒子瞬态加固寄存器，通过对DICE单元进行SET加固，使其具有更强的抗SET能力，从而缓解空间复杂环境下SRAM型FPGA的SET问题。
[0004]本发明解决的技术方案为:一种适用于宇航用SRAM型FPGA的抗单粒子瞬态加固寄存器，包括:内部数据与时钟产生电路(100)，主锁存器(200)，从锁存器(300)，输出缓冲级(400)。
[0005]内部数据与时钟产生电路(100)包括:非门G101、非门G102、非门G103、非门G104、非门G105、非门G106、非门G107、非门G108、非门G109、与非门G121、与非门G122、或非门G141、或非门G142、异或门G161 ;主锁存器(200)包括:PM0S管M201、PM0S管M202、PM0S 管 M203、PM0S 管 M204、PM0S 管 M205、PM0S 管 M206、PM0S 管 M207、PM0S 管 M208、NM0S管 M221、NM0S 管 M222、NM0S 管 M223、NM0S 管 M224、NM0S 管 M225、NM0S 管 M226、NM0S 管M227、NM0S 管 M228 ;从锁存器(300)包括:PM0S 管 M301、PM0S 管 M302、PM0S 管 M303、PM0S 管M304、PM0S 管 M305、PM0S 管 M306、PM0S 管 M307、PM0S 管 M308、NM0S 管 M321、NM0S 管 M322、NM0S 管 M323、NM0S 管 M324、NM0S 管 M325、NM0S 管 M326、NM0S 管 M327、NM0S 管 M328 ;输出缓冲级(400)包括:PM0S 管 M401、PM0S 管 M402，PM0S 管 M421、PM0S 管 M422，非门 G441。
[0006]首先对本发明抗单粒子瞬态加固寄存器的端口、内部信号与节点进行说明，本发明抗单粒子瞬态加固寄存器具有:两个输入端(时钟端CLK、数据端D)，两个输出端(Q、QN)，四个内部时钟信号(CK1、CK1N，CK2，CK2N)，两个内部数据信号(Dl、D2)，一个内部信号ERR。主锁存器具有4个存储节点(D3、D3N、D4、D4N);从锁存器具有4个存储节点(D5、D5N、D6、D6N)。
[0007]时钟端CLK作为非门G101的输入，输入时钟信号CLK，非门G101输出内部时钟信号CK1N ;内部时钟信号CK1N作为非门G102的输入，非门G102输出内部时钟信号CK1 ;数据端D作为非门G103的输入，输入数据信号D，非门G103输出内部数据信号D1 ;内部数据信号D1作为非门G104的输入，非门G104的输出连接非门G105的输入，非门G105的输出作为非门G106的输入，非门G106的输出作为非门G107的输入，非门G107输出内部数据信号D2 ;内部数据信号D2作为异或门G161的一个输入，内部数据信号D1作为异或门G161的另一个输入，异或门G161输出内部信号ERR ;内部信号ERR作为非门G108的输入，非门G108的输出作为与非门G121的一个输入和G122的一个输入；与非门G121的一个输入连接非门G108的输出，内部时钟信号CK1作为与非门G121的另一个输入，，与非门G121的输出作为或非门G141的一个输入；ERR作为或非门G141的另一个输入，或非门G141的输出作为与非门G122的另一个输入；与非门G122的输出作为或非门G142的一个输入，内部信号ERR作为或非门G142的另一个输入，或非门G142的输出内部时钟信号CK2 ;内部时钟信号CK2作为非门G109的输入，非门G109输出内部时钟信号CK2N ;
[0008]PM0S管M201的源极连接电源，PM0S管M201的漏极连接节点D3，PM0S管M201的栅极连接节点D4N ；NM0S管M221的源极连接地，NM0S管M221的漏极连接节点D3，NM0S管M221的栅极连接节点D3N ；PM0S管M202的源极连接PM0S管M205的漏极，PM0S管M202的漏极连接节点D3N，PM0S管M202的栅极连接节点D3 ；NM0S管M222的源极连接NM0S管M225的漏极，NM0S管M222的漏极连接节点D3N，NM0S管M222的栅极连接节点D4 ；PM0S管M203的源极连接电源，PM0S管M203的漏端连接节点D4，PM0S管M203的栅极连接节点D3N ；NM0S管M223的源极连接地，NM0S管M223的漏极连接节点D4，NM0S管M223的栅极连接节点D4N ；PM0S管M204的源极连接PM0S管M206的漏极，PM0S管M204的漏极连接节点D4N，PM0S管M204的栅极连接节点D4 ；NM0S管M224的源极连接NM0S管M226的漏极，NM0S管M224的漏极连接节点D4N，NM0S管M224的栅极连接节点D3 ；PM0S管M205的源极连接电源，PM0S管M205的漏极连接PM0S管M202的源极，PM0S管M205的栅极连接内部时钟信号CK1 ；NM0S管M225的源极连接地，NM0S管M225的漏极连接NM0S管M222的源极，NM0S管M225的栅极连接内部时钟信号CK1N ;PM0S管M206的源极连接电源，PM0S管M206的漏极连接PM0S管M204的源极，PM0S管M206的栅极连接内部时钟信号CK2 ；NM0S管M226的源极连接地，NM0S管M226的漏极连接NM0S管M224的源极，NM0S管M226的栅极连接内部时钟信号CK2N ；PM0S管M207的源极连接节点D3N，PM0S管M207的漏极连接内部数据信号D1，PM0S管M207的栅极连接内部时钟信号CK1N ；NM0S管M227的源极连接内部数据信号Dl，NM0S管M227的漏极连接节点D3N，NM0S管M227的栅极连接内部时钟信号CK1 ；PM0S管M208的源极连接节点D4N，PM0S管M208的漏极连接内部数据信号D2，PM0S管M208的栅极连接内部时钟信号CK2N ；NM0S管M228的源极连接内部数据信号D2，NM0S管M228的漏极连接节点D4N，NM0S管M228的栅极连接内部时钟信号CK2。
[0009]PM0S管M301的源极连接电源，M0S管M301的漏端连接节点D5，M0S管M301的栅极连接节点D6N ；NM0S管M321的源极连接地，M0S管M301的漏极连接节点D5，M0S管M301的栅极连接节点D5N ；PM0S管M302的源极连接PM0S管M305的漏极，PM0S管M302的漏极连接节点D5N，PM0S管M302的栅极连接节点D5 ；NM0S管M322的源极连接NM0S管M325的漏极，NM0S管M322的漏极连接节点D5N，NM0S管M322的栅极连接节点D6 ；PM0S管M303的源极连接电源，PMOS管M303的漏端连接节点D6，PMOS管M303的栅极连接节点D5N ；NMOS管M323的源极连接地，NMOS管M323的漏极连接节点D6，NMOS管M323的栅极连接节点D6N ；PMOS管M304的源极连接PMOS管M306的漏极，PMOS管M304的漏极连接节点D6N，PMOS管M304的栅极连接节点D6 ；NMOS管M324的源极连接NMOS管M326的漏极，NMOS管M324的漏极连接节点D6N，NMOS管M324的栅极连接节点D5 ；PMOS管M305的源极连接电源，PMOS管M305的漏极连接PMOS管M302的源极，PMOS管M305的栅极连接内部时钟信号CK1N ;NMOS管M325的源极连接地，NMOS管M325的漏极连接NMOS管M322的源极，NMOS管M325的栅极连接内部时钟信号CK1 ；PMOS管M306的源极连接电源，PMOS管M306的漏极连接PMOS管M304的源极，PMOS管M306的栅极连接内部时钟信号CK2N ；NMOS管M326的源极连接地，NMOS管M326的漏极连接NMOS管M324的源极，NMOS管M326的栅极连接内部时钟信号CK2 ；PMOS