MOS 管 M327、NMOS 管 M328 ;输出缓冲级(400)包括:PMOS 管 M401、PMOS 管 M402，PMOS 管 M421、PMOS 管 M422，非门 G441 ； 该抗单粒子瞬态加固寄存器具有:两个输入端，分别为时钟端CLK、数据端D ;两个输出端，分别为Q、QN ;四个内部时钟信号，分别为CK1、CK1N，CK2，CK2N ;两个内部数据信号，分别为D1、D2 ;—个内部信号ERR ;主锁存器具有4个存储节点，分别为D3、D3N、D4、D4N ;从锁存器具有4个存储节点，分别为D5、D5N、D6、D6N ; 时钟端CLK作为非门G101的输入，输入时钟信号CLK，非门G101输出内部时钟信号CK1N ;内部时钟信号CK1N作为非门G102的输入，非门G102输出内部时钟信号CK1 ;数据端D作为非门G103的输入，输入数据信号D，非门G103输出内部数据信号D1 ;内部数据信号D1作为非门G104的输入，非门G104的输出作为非门G105的输入，非门G105的输出作为非门G106的输入，非门G106的输出作为非门G107的输入，非门G107输出内部数据信号D2 ;内部数据信号D2作为异或门G161的一个输入，内部数据信号D1作为异或门G161的另一个输入，异或门G161输出内部信号ERR ;内部信号ERR作为非门G108的输入，非门G108的输出作为与非门G121的一个输入和G122的一个输入；与非门G121的一个输入连接非门G108的输出，内部时钟信号CK1作为与非门G121的另一个输入，与非门G121的输出作为或非门G141的一个输入；内部信号ERR作为或非门G141的另一个输入，或非门G141的输出作为与非门G122的另一个输入；与非门G122的输出作为或非门G142的一个输入，内部信号ERR作为或非门G142的另一个输入，或非门G142的输出内部时钟信号CK2 ;内部时钟信号CK2作为非门G109的输入，非门G109输出内部时钟信号CK2N ; PMOS管M201的源极连接电源，PMOS管M201的漏极连接节点D3，PMOS管M201的栅极连接节点D4N ；NMOS管M221的源极连接地，NMOS管M221的漏极连接节点D3，NMOS管M221的栅极连接节点D3N ；PMOS管M202的源极连接PMOS管M205的漏极，PMOS管M202的漏极连接节点D3N，PMOS管M202的栅极连接节点D3 ；NMOS管M222的源极连接NMOS管M225的漏极，NMOS管M222的漏极连接节点D3N，NMOS管M222的栅极连接节点D4 ；PMOS管M203的源极连接电源，PMOS管M203的漏端连接节点D4，PMOS管M203的栅极连接节点D3N ；NMOS管M223的源极连接地，NMOS管M223的漏极连接节点D4，NMOS管M223的栅极连接节点D4N ；PMOS管M204的源极连接PMOS管M206的漏极，PMOS管M204的漏极连接节点D4N，PMOS管M204的栅极连接节点D4 ；NMOS管M224的源极连接NMOS管M226的漏极，NMOS管M224的漏极连接节点D4N，NMOS管M224的栅极连接节点D3 ；PMOS管M205的源极连接电源，PMOS管M205的漏极连接PMOS管M202的源极，PMOS管M205的栅极连接内部时钟信号CK1 ；NMOS管M225的源极连接地，NMOS管M225的漏极连接NM0S管M222的源极，NM0S管M225的栅极连接内部时钟信号CK1N ;PM0S管M206的源极连接电源，PM0S管M206的漏极连接PM0S管M204的源极，PM0S管M206的栅极连接内部时钟信号CK2 ；NM0S管M226的源极连接地，NM0S管M226的漏极连接NM0S管M224的源极，NM0S管M226的栅极连接内部时钟信号CK2N ；PM0S管M207的源极连接节点D3N，PM0S管M207的漏极连接内部数据信号D1，PM0S管M207的栅极连接内部时钟信号CK1N ；NM0S管M227的源极连接内部数据信号Dl，NM0S管M227的漏极连接节点D3N，NM0S管M227的栅极连接内部时钟信号CK1 ；PM0S管M208的源极连接节点D4N，PM0S管M208的漏极连接内部数据信号D2，PM0S管M208的栅极连接内部时钟信号CK2N ；NM0S管M228的源极连接内部数据信号D2，NM0S管M228的漏极连接节点D4N，NM0S管M228的栅极连接内部时钟信号CK2 ; PM0S管M301的源极连接电源，PM0S管M301的漏端连接节点D5，PM0S管M301的栅极连接节点D6N ；NM0S管M321的源极连接地，NM0S管M301的漏极连接节点D5，NM0S管M301的栅极连接节点D5N ；PM0S管M302的源极连接PM0S管M305的漏极，PM0S管M302的漏极连接节点D5N，PM0S管M302的栅极连接节点D5 ；NM0S管M322的源极连接NM0S管M325的漏极，NM0S管M322的漏极连接节点D5N，NM0S管M322的栅极连接节点D6 ；PM0S管M303的源极连接电源，PM0S管M303的漏端连接节点D6，PM0S管M303的栅极连接节点D5N ；NM0S管M323的源极连接地，NM0S管M323的漏极连接节点D6，NM0S管M323的栅极连接节点D6N ；PM0S管M304的源极连接PM0S管M306的漏极，PM0S管M304的漏极连接节点D6N，PM0S管M304的栅极连接节点D6 ；NM0S管M324的源极连接NM0S管M326的漏极，NM0S管M324的漏极连接节点D6N，NM0S管M324的栅极连接节点D5 ；PM0S管M305的源极连接电源，PM0S管M305的漏极连接PM0S管M302的源极，PM0S管M305的栅极连接内部时钟信号CK1N ;NM0S管M325的源极连接地，NM0S管M325的漏极连接NM0S管M322的源极，NM0S管M325的栅极连接内部时钟信号CK1 ；PM0S管M306的源极连接电源，PM0S管M306的漏极连接PM0S管M304的源极，PM0S管M306的栅极连接内部时钟信号CK2N ；NM0S管M326的源极连接地，NM0S管M326的漏极连接NM0S管M324的源极，NM0S管M326的栅极连接内部时钟信号CK2 ；PM0S管M307的源极连接节点D5N，PM0S管M307的漏极连接节点D3，PM0S管M307的栅极连接内部时钟信号CK1 ；NM0S管M327的源极连接节点D3，NM0S管M327的漏极连接节点D5N，NM0S管M327的栅极连接内部时钟信号CK1N ；PM0S管M308的源极连接节点D6N，PM0S管M308的漏极连接节点D4，PM0S管M308的栅极连接内部时钟信号CK2 ；NM0S管M328的源极连接节点D4，NM0S管M328的漏极连接节点D6N，NM0S管M328的栅极连接内部时钟信号CK2N ； PM0S管M401的源极连接电源，PM0S管M401的漏极连接PM0S管M402的源极，PM0S管M401的栅极连接节点D6 ;NM0S管M421的源极连接地，NM0S管M421的漏极连接NM0S管M422的源极，NM0S管M421的栅极连接节点D6 ；PM0S管M402的源极连接PM0S管M401的漏极，PM0S管M402的漏极连接抗单粒子瞬态加固寄存器的输出端Q，PM0S管M402的栅极连接节点D5 ；NM0S管M422的源极连接NM0S管M421的漏极，NM0S管M422的漏极连接抗单粒子瞬态加固寄存器的输出端Q，NM0S管M422的栅极连接节点D5 ;抗单粒子瞬态加固寄存器的输出端Q作为非门G441的输入，非门G441的输出作为抗单粒子瞬态加固寄存器的反相输出端QNo2.根据权利要求1的一种适用于宇航用SRAM型FPGA的抗单粒子瞬态加固寄存器，其特征在于:所述与非门G122、G122和或非门G14UG142组成延时链，将多个延时链串联，即扩展为N个与非门与N个或非门的串联，N为正整数。3.根据权利要求1的一种适用于宇航用SRAM型FPGA的抗单粒子瞬态加固寄存器，其特征在于:使用其它种类的基于DICE单元的锁存器结构代替所述主锁存器(200)和从锁存器(300)。
【专利摘要】一种适用于宇航用SRAM型FPGA的抗单粒子瞬态加固寄存器，本发明的寄存器单元通过新型的延时单元对SET脉冲进行处理，使寄存器具有良好的抗SET能力。本发明的加固寄存器由内部数据与时钟产生电路、主锁存器、从锁存器输出缓冲级四个部分组成。内部数据与时钟产生电路使用与非门和或非门组成延时链对SET脉冲进行处理，主锁存器与从锁存器使用基于DICE结构的锁存器单元。本发明的加固寄存器利用DICE单元的固有特点，仅使用一个的延时链同时屏蔽时钟端CLK与数据端D上的SET脉冲。与以往的SET加固寄存器相比，本发明的延时单元更少，这使得加固寄存器整体面积小于传统加固方法。
【IPC分类】G11C11/412
【公开号】CN105244054
【申请号】CN201510633972
【发明人】李智, 赵元富, 孙华波, 王文锋, 倪劼, 张健, 田艺, 张云梓, 林美东, 李学武, 张彦龙
【申请人】北京时代民芯科技有限公司, 北京微电子技术研究所
【公开日】2016年1月13日
【申请日】2015年9月29日