](1)当数据传输的比特速率为2.133Gbp时，输出在2.133GHz的一个时钟周期内变化。然而，根据实施例，输出电路的控制时钟的频率为1.066GHz，且控制时钟的速度减小到对应于传输速率一半的速度。因此，降低了功率消耗并且增加了电路操作裕度。
[0134](2)由于当在扫描末级处输入到2CLK-FF的CLK时用于接收数据的范围根据控制相位被扩展，因此，充分获得了电路操作裕度。
[0135](3)由于将用于各个比特的DLL设置在提供到末级的2CLK-FF的CLK的路径上且靠近多个比特的通用DLL，因此，缩短了信号线且减小了电路面积。
【主权项】
1.一种输出电路，包括: 输出部，其包括多个输出块，每个输出块将2比特并行数据转换为1比特串行数据，并且将转换后的串行数据输出； 控制信号生成电路，其根据基准时钟生成延时调整信号、第一相位调整信号和多个第二相位调整信号； 第一时钟生成部，其基于所述第一相位调整信号根据所述基准时钟生成第一时钟；以及 多个第二时钟生成部，其分别基于所述多个第二相位调整信号，与所述第一时钟同步地分别生成多个第二时钟，并且生成多个反相第二时钟，所述反相第二时钟是所述第二时钟的反相时钟，其中 每个所述输出块包括: 延时扩展电路，其根据所述基准时钟和反相基准时钟顺序锁存所述2比特并行数据，基于所述延时调整信号从锁存后的数据信号中选择两个，并将所选的两个信号输出，所述反相基准时钟是所述基准时钟的反相时钟；以及 双时钟触发器电路，其相对于所述延时扩展电路设置，所述双时钟触发器电路与对应于所述输出块的所述第二时钟同步地锁存来自所述延时扩展电路的两个输出中的一个，并将所述输出保持半个所述第二时钟的周期，并且所述双时钟触发器电路与对应于所述输出块的反相第二时钟同步地锁存来自所述延时扩展电路的所述两个输出中的另一个，并将所述输出保持半个所述反相第二时钟的周期。2.根据权利要求1所述的输出电路，其中 所述延时扩展电路包括: 第一延迟电路，其包括配置为输入所述2比特并行数据中的一个的锁存电路且具有两级，所述第一延迟电路的第一级与所述基准时钟同步地锁存所述2比特并行数据中的一个，所述第一延迟电路的第二级与所述反相基准时钟同步地锁存所述第一级的输出； 第二延迟电路，其包括配置为输入所述2比特并行数据中的另一个的锁存电路且具有三级，所述第二延迟电路的第一级与所述基准时钟同步地锁存所述2比特并行数据中的另一个，所述第二延迟电路的第二级与所述反相基准时钟同步地锁存所述第二延迟电路的第一级的输出，所述第二延迟电路的第三级与所述基准时钟同步地锁存所述第二延迟电路的第二级的输出； 第一选择电路，其基于所述延时调整信号选择来自所述第一延迟电路的第一级的输出和来自所述第一延迟电路的第二级的输出中的一个；以及 第二选择电路，其基于所述延时调整信号选择来自所述第二延迟电路的第二级的输出和来自所述第二延迟电路的第三级的输出中的一个， 所述双时钟触发器电路与所述第二时钟同步地锁存来自所述第一选择电路的输出，并在半个所述第二时钟的周期将锁存的输出进行输出，以及 所述双时钟触发器电路与所述反相第二时钟同步地锁存来自所述第二选择电路的输出，并在半个所述反相第二时钟的周期将锁存的输出进行输出。3.根据权利要求1所述的输出电路，其中 所述延时扩展电路包括: 第一延迟电路，其包括配置为输入所述2比特并行数据中的一个的锁存电路且具有两级，所述第一延迟电路的第一级与所述基准时钟同步地锁存所述2比特并行数据中的一个，所述第一延迟电路的第二级与所述反相基准时钟同步地锁存所述第一级的输出； 第二延迟电路，其包括配置为输入所述2比特并行数据中的另一个的锁存电路且具有三级，所述第二延迟电路的第一级与所述基准时钟同步地锁存所述2比特并行数据中的另一个，所述第二延迟电路的第二级与所述反相基准时钟同步地锁存所述第二延迟电路的第一级的输出，所述第二延迟电路的第三级与所述基准时钟同步地锁存所述第二延迟电路的第二级的输出； 第一选择电路，其基于所述延时调整信号选择来自所述第一延迟电路的第一级的输出和来自所述第二延迟电路的第三级的输出中的一个；以及 第二选择电路，其基于所述延时调整信号选择来自所述第二延迟电路的第二级的输出和来自所述第一延迟电路的第二级的输出中的一个， 所述双时钟触发器电路与所述第二时钟同步地锁存来自所述第一选择电路的输出，并在半个所述第二时钟的周期将锁存的输出进行输出，以及 所述双时钟触发器电路与所述反相第二时钟同步地锁存来自所述第二选择电路的输出，并在半个所述反相第二时钟的周期将锁存的输出进行输出。4.根据权利要求3所述的输出电路，其中 所述延时扩展电路包括: 第一周期延迟锁存电路，其与所述基准时钟同步地锁存来自所述第一延迟电路的第二级的输出； 第二周期延迟锁存电路，其与所述反相基准时钟同步地锁存来自所述第二延迟电路的第三级的输出； 第三选择电路，其基于所述延时调整信号选择来自所述第一延迟电路的第一级和第二级的输出中的一个； 第四选择电路，其基于所述延时调整信号选择来自所述第一延迟电路的第二级的输出和来自所述第一周期延迟锁存电路的输出中的一个； 第五选择电路，其基于所述延时调整信号选择来自所述第二延迟电路的第二级和第三级的输出中的一个；以及 第六选择电路，其基于所述延时调整信号选择来自所述第二延迟电路的第三级的输出和来自所述第二周期延迟锁存电路的输出中的一个， 所述第一选择电路基于所述延时调整信号选择来自所述第三选择电路的输出和来自所述第六选择电路的输出中的一个，以及 所述第二选择电路基于所述延时调整信号选择来自所述第五选择电路的输出和来自所述第四选择电路的输出中的一个。5.根据权利要求1所述的输出电路，其中 所述第一时钟生成部包括第一 DLL电路，所述第一 DLL电路基于所述第一相位调整信号将所述基准时钟延迟第一相位值以生成所述第一时钟，以及 所述第二时钟生成部包括第二 DLL电路，所述第二 DLL电路基于所述第二相位调整信号将从所述第一 DLL电路输出的所述第一时钟延迟第二相位值以生成所述第二时钟。6.根据权利要求2所述的输出电路，其中 所述第一时钟生成部包括第一 DLL电路，所述第一 DLL电路基于所述第一相位调整信号将所述基准时钟延迟第一相位值以生成所述第一时钟，以及 所述第二时钟生成部包括第二 DLL电路，所述第二 DLL电路基于所述第二相位调整信号将从所述第一 DLL电路输出的所述第一时钟延迟第二相位值以生成所述第二时钟。7.根据权利要求3所述的输出电路，其中 所述第一时钟生成部包括第一 DLL电路，所述第一 DLL电路基于所述第一相位调整信号将所述基准时钟延迟第一相位值以生成所述第一时钟，以及 所述第二时钟生成部包括第二 DLL电路，所述第二 DLL电路基于所述第二相位调整信号将从所述第一 DLL电路输出的所述第一时钟延迟第二相位值以生成所述第二时钟。8.根据权利要求4所述的输出电路，其中 所述第一时钟生成部包括第一 DLL电路，所述第一 DLL电路基于所述第一相位调整信号将所述基准时钟延迟第一相位值以生成所述第一时钟，以及 所述第二时钟生成部包括第二 DLL电路，所述第二 DLL电路基于所述第二相位调整信号将从所述第一 DLL电路输出的所述第一时钟延迟第二相位值以生成所述第二时钟。9.根据权利要求5所述的输出电路，其中 所述控制信号生成部基于所述第一相位值生成所述延时调整信号。10.根据权利要求6所述的输出电路，其中 所述控制信号生成部基于所述第一相位值生成所述延时调整信号。11.根据权利要求7所述的输出电路，其中 所述控制信号生成部基于所述第一相位值生成所述延时调整信号。12.根据权利要求8所述的输出电路，其中 所述控制信号生成部基于所述第一相位值生成所述延时调整信号。13.根据权利要求5所述的输出电路，其中 所述控制信号生成部基于通过将所述第一相位值与所述多个第二时钟生成部的多个第二相位值中的每一个相加获得的每个结果，生成对应于所述多个输出块中每个输出块的每个延时调整信号。14.根据权利要求6所述的输出电路，其中 所述控制信号生成部基于通过将所述第一相位值与所述多个第二时钟生成部的多个第二相位值中的每一个相加获得的每个结果，生成对应于所述多个输出块中每个输出块的每个延时调整信号。15.根据权利要求7所述的输出电路，其中 所述控制信号生成部基于通过将所述第一相位值与所述多个第二时钟生成部的多个第二相位值中的每一个相加获得的每个结果，生成对应于所述多个输出块中每个输出块的每个延时调整信号。16.根据权利要求8所述的输出电路，其中 所述控制信号生成部基于通过将所述第一相位值与所述多个第二时钟生成部的多个第二相位值中的每一个相加获得的每个结果，生成对应于所述多个输出块中每个输出块的每个延时调整信号。
【专利摘要】一种输出电路，包括：输出部，包括多个输出块，每个输出块将2比特并行数据转换为1比特串行数据，并且将转换后的串行数据输出；控制信号生成电路；第一时钟生成部；以及多个第二时钟生成部，其分别生成多个第二时钟，其中每个输出块包括：延时扩展电路，其根据基准时钟和反相基准时钟顺序锁存2比特并行数据，基于延时调整信号从锁存后的数据信号中选择两个；以及双时钟触发器电路，其与对应于该输出块的第二时钟同步地锁存来自延时扩展电路的两个输出中的一个，与对应于该输出块的反相第二时钟同步地锁存来自延时扩展电路的两个输出中的另一个。采用本公开的方案，降低了功率消耗并且增加了电路操作裕度。
【IPC分类】G11C7/10, G11C7/22
【公开号】CN105261382
【申请号】CN201510399270
【发明人】佐野弘幸
【申请人】株式会社索思未来
【公开日】2016年1月20日
【申请日】2015年7月9日
【公告号】US20160013798