数据电路的制作方法

数据电路的制作方法
【专利摘要】本发明提供一种电路，包括第一数据线、与第一数据线耦合的多个第一存储器单元以及与第一数据线耦合的数据传输电路。数据传输电路包括输出逻辑门。数据传输电路配置为：在多个第一存储器单元处于待机模式的第一工作模式中，设置输出逻辑门的输出节点以没有通过输出逻辑门与参考电压和电源电压电耦合。数据传输电路配置为：在选择多个第一存储器单元中的存储器单元以用于读取的第二工作模式中，设置输出逻辑门的输出节点以通过输出逻辑门与参考电压或与电源电压电耦合。本发明还提供了数据电路。
【专利说明】数据电路
[0001 ]优先权声明
[0002]本申请是于2013年3月8日提交的第13/791,258号美国申请的部分继续申请，其全部内容结合于此作为参考。
技术领域
[0003]本发明涉及数据电路。
【背景技术】
[0004]在与静态随机存取存储器(SRAM)单元相关的方法中，存储器单元的读端口生成高泄漏电流。例如，在最差的制造工艺、电压和温度条件下，72千字节(Kbit，又称为千比特)宏生成大约9mA的泄漏电流。

【发明内容】

[0005]为了解决现有技术中所存在的缺陷，根据本发明的方面，提供了一种电路，包括:第一数据线；多个第一存储器单元，与所述第一数据线耦合；以及数据传输电路，与所述第一数据线耦合，所述数据传输电路包括输出逻辑门，所述数据传输电路配置为:在所述电路的第一工作模式中，其中，所述多个第一存储器单元处于待机模式，将所述第一数据线设置为浮置并且具有朝向参考电压的与所述第一数据线相关的第一组泄漏路径，并且使得所述第一数据线通过所述第一组泄漏路径中的一条或多条被拉向所述参考电压，并且设置所述输出逻辑门的输出节点以没有通过所述输出逻辑门与所述参考电压电耦合并且没有通过所述输出逻辑门与电源电压电耦合;和在所述电路的第二工作模式中，其中，选择所述多个第一存储器单元中的存储器单元以用于读取，设置所述第一数据线的电压电平以反映存储在所述多个第一存储器单元的存储器单元中的数据，并且设置所述输出逻辑门的输出节点，以基于所述第一数据线的电压电平通过所述输出逻辑门与所述参考电压电耦合或通过所述输出逻辑门与所述电源电压电耦合。
[0006]该电路还包括:第二数据线；第一晶体管，与所述第二数据线耦合，所述第一晶体管的栅极与所述输出逻辑门的输出节点耦合；以及第二晶体管，与所述第一晶体管的栅极耦合并且配置为在所述电路的第一工作模式中使所述第一晶体管截止。
[0007]该电路还包括:第三数据线，与所述数据传输电路耦合;多个第二存储器单元，与所述第三数据线耦合;其中，在所述电路的第一工作模式中，所述多个第二存储器单元处于所述待机模式，所述数据传输电路配置为，在所述第一工作模式中，将所述第三数据线设置为浮置并且具有朝向所述参考电压的与所述第三数据线相关的第二组泄漏路径，并且使得所述第三数据线通过所述第二组泄漏路径中的一条或多条被拉向所述参考电压。
[0008]该电路还包括:充电电路，与所述第一数据线耦合，其中，在所述电路的第一工作模式中，所述充电电路被配置为将充电电压与所述第一数据线电断开；以及在所述电路的第二工作模式中，所述充电电路被配置为在预定的时间段内将所述充电电压与所述第一数据线电连接。
[0009]在该电路中，所述输出逻辑门为与非门；以及所述数据传输电路还包括介于所述与非门与所述电源电压之间的第三晶体管，所述第三晶体管在所述电路的第一工作模式中被配置为截止。
[0010]在该电路中，所述数据传输电路还包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管和第五PMOS晶体管;所述第一 PMOS晶体管、所述第二 PMOS晶体管、所述第三PMOS晶体管串联耦合;所述第四PMOS晶体管、所述第五PMOS晶体管串联耦合；所述第三PMOS晶体管的漏极与所述逻辑门的第一输入耦合;所述第四PMOS晶体管的漏极与所述逻辑门的第二输入耦合;所述逻辑门的输出与所述第三PMOS晶体管的栅极耦合并且与所述第四PMOS晶体管的栅极耦合；以及所述第五PMOS晶体管的源极与所述第一PMOS晶体管的漏极耦合并且与所述第二 PMOS晶体管的源极耦合。
[0011]在该电路中，所述多个存储器单元的存储器单元包括储存单元、第四晶体管和第五晶体管;所述第四晶体管的栅极与所述储存单元耦合;所述第四晶体管的源极与所述参考电压耦合;所述第四晶体管的漏极与所述第五晶体管的源极耦合；以及所述第五晶体管的漏极与所述第一数据线耦合。
[0012]根据本发明的另一方面，提供了一种电路，包括:第一数据线；多个第一存储器单元，与所述第一数据线耦合;第二数据线；多个第二存储器单元，与所述第二数据线耦合;数据传输电路，包括输出逻辑门，所述输出逻辑门包括:第一输入，与所述第一数据线耦合;第二输入，与所述第二数据线耦合;和输出；第三数据线；以及第一晶体管，包括:栅极，与所述数据传输电路的输出逻辑门的输出耦合;和漏极，与所述第三数据线耦合，其中，所述数据传输电路配置为:在所述电路的第一工作模式中，设置所述输出逻辑门的输出以没有通过所述输出逻辑门与所述参考电压电耦合并且没有通过所述输出逻辑门与电源电压电耦合其中，在所述第一工作模式中所述多个第一存储器单元和所述多个第二存储器单元处于待机模式。
[0013]在该电路中，所述数据传输电路还被配置为:在所述电路的第二工作模式中，设置所述输出逻辑门的输出，以基于所述第一数据线的电压电平和所述第二数据线的电压电平，通过所述输出逻辑门与所述参考电压或所述电源电压电耦合，其中，在所述第二工作模式中选择所述多个第一存储器单元中的存储单元或所述多个第二存储器单元中的存储器单元以用于读取。
[0014]该电路还包括:第二晶体管，与所述第一晶体管的栅极耦合并且配置为在所述电路的第一工作模式中使所述第一晶体管截止。
[0015]该电路还包括:第一充电电路，与所述第一数据线耦合；以及第二充电电路，与所述第二数据线耦合。
[0016]在该电路中，所述逻辑门为与非门；以及所述数据传输电路还包括介于所述与非门与所述电源电压之间的第三晶体管，在所述电路的第一工作模式中，所述第三晶体管被配置为截止。
[0017]在该电路中，所述数据传输电路还包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管和第五PMOS晶体管;所述第一 PMOS晶体管、所述第二 PMOS晶体管、所述第三PMOS晶体管串联耦合;所述第四PMOS晶体管、所述第五PMOS晶体管串联耦合；所述第三PMOS晶体管的漏极与所述逻辑门的第一输入耦合;所述第四PMOS晶体管的漏极与所述逻辑门的第二输入耦合;所述逻辑门的输出与所述第三PMOS晶体管的栅极耦合并且与所述第四PMOS晶体管的栅极耦合；以及所述第五PMOS晶体管的源极与所述第一PMOS晶体管的漏极耦合并且与所述第二 PMOS晶体管的源极耦合。
[0018]在该电路中，所述多个第一存储器单元的或所述多个第二存储器单元的存储器单元包括储存单元、第四晶体管和第五晶体管;所述第四晶体管的栅极与所述储存单元耦合；所述第四晶体管的源极与所述参考电压耦合;所述第四晶体管的漏极与所述第五晶体管的源极耦合;以及所述第五晶体管的漏极与所述第一数据线或所述第二数据线耦合。
[0019]在该电路中，所述数据传输电路配置为:在所述电路的第一工作模式中，将所述第一数据线设置为浮置并且具有朝向参考电压的与所述第一数据线相关的第一组泄漏路径，并且使得所述第一数据线通过所述第一组泄漏路径中的一条或多条被拉向所述参考电压，并且将所述第二数据线设置为浮置并且具有朝向参考电压的与所述第二数据线相关的第二组泄漏路径，并且使得所述第二数据线通过所述第二组泄漏路径中的一条或多条被拉向所述参考电压，并且在所述电路的第二工作模式中，其中，选择所述多个第一存储器单元中的存储器单元以用于读取，设置所述第一数据线的电压电平以反映存储在所述多个存储器单元的存储器单元中的数据，并且设置所述输出逻辑门的输出节点，以基于所述第一数据线的电压电平通过所述输出逻辑门与所述参考电压或与所述电源电压电耦合。
[0020]根据本发明的又一方面，提供了一种方法，包括:在电路的第一工作模式中，其中，所述电路还包括第一数据线和与所述第一数据线耦合的数据传输电路，所述第一数据线与所述多个存储器单元耦合，并且所述数据传输电路包括输出逻辑门，其中在所述第一工作模式中所述电路的多个存储器单元处于待机模式，将所述第一数据线设置为浮置并且具有朝向参考电压的与所述第一数据线相关的一组泄漏路径;通过所述一组泄漏路径中的一条或多条将所述第一数据线拉向所述参考电压;和设置所述数据传输电路的输出逻辑门的输出节点，以没有通过所述输出逻辑门与所述参考电压电耦合并且没有通过所述输出逻辑门与电源电压电耦合；以及在所述电路的第二工作模式中，其中，选择所述多个存储器单元中的存储器单元以用于读取，设置所述第一数据线的电压电平以反映存储在所述多个第一存储器单元的存储器单元中的数据，并且设置所述输出逻辑门的输出节点，以基于所述第一数据线的电压电平通过所述输出逻辑门与所述参考电压电耦合或通过所述输出逻辑门与所述电源电压电耦合。
[0021]在该方法中，所述电路还包括:第二数据线;第一晶体管，与所述第二数据线耦合，所述第一晶体管的栅极与所述输出逻辑门的输出节点耦合;和第二晶体管，与所述第一晶体管的栅极耦合；以及所述方法还包括:在所述电路的第一工作模式中，设置所述第二晶体管以使所述第一晶体管截止。
[0022]在该方法中，所述第一晶体管是耦合在所述第二数据线与所述参考电压之间的NMOS晶体管;所述第二晶体管是耦合在所述第一晶体管的栅极与所述参考电压之间的NMOS晶体管;在所述电路的第一工作模式中，通过使所述第二晶体管导通来执行设置所述第二晶体管以使所述第一晶体管截止；以及所述方法还包括:在所述电路的第二工作模式中，使所述第二晶体管截止。
[0023]在该方法中，所述电路还包括:充电电路，与所述第一数据线耦合；以及所述方法还包括:在所述电路的第一工作模式中，设置所述充电电路以将充电电压与所述第一数据线电断开;和在所述电路的第二工作模式中，设置所述充电电路以在预定的时间段内将所述充电电压与所述第一数据线电连接。
[0024]在该方法中，所述输出逻辑门为与非门；所述数据传输电路还包括介于所述与非门与所述电源电压之间的第三晶体管；以及所述方法还包括:在所述电路的第一工作模式中，使所述第三晶体管截止。
【附图说明】
[0025]结合附图和以下描述来阐述本发明的一个或多个实施例的具体细节。其他特征和优势将通过说明书、附图和权利要求变得显而易见。
[0026]图1是根据一些实施例的存储器宏的示图。
[0027]图2是根据一些实施例的存储器单元的示图。
[0028]图3是根据一些实施例的用于将数据从存储器单元传输至全局输入输出电路的电路示图。
[0029]图4A是根据一些实施例的用于将数据从存储器单元传输至全局位线的示例性电路的示图。
[0030]图4B是根据一些实施例的用于将数据从存储器单元传输至全局位线的另一示例性电路的不图。
[0031]图5是根据一些实施例的图4A或图4B中的电路各个信号的波形图。
[0032]在各个图中相同的参考标号用于代表相同的元件。
【具体实施方式】
[0033]以下使用具体的语言公开附图中所示出的实施例或示例。然而应该理解，这些实施例和示例不是用于限定。所公开的实施例中的任何变化和改变，以及本发明所公开的原理的任何进一步应用都是预期的，因为本领域的普通技术人员通常会想到这种情况。
[0034]—些实施例具有下文中的特征和/或优点中的一个或组合。数字传输电路用于传输来自存储器单元的数据。与另一方法相比，显著降低了本发明的一些实施例中的待机泄露电流。例如，在72千字节宏中，在生成快速N晶体管和快速P晶体管的制造工艺、1250C和通常110 %的操作电源电压VDD的条件下，待机泄漏电流减少了大约60 %。
[0035]存储器宏
[0036]图1是根据一些实施例的存储器宏100的示图。存储器宏100是静态随机存取存储器(SRAM)宏，并且用于说明。其他类型的存储器在各个实施例的范围内。
[0037]存储器宏100是对称的。例如，关于解码器X-Decode、局部控制电路(LCTRL)或全局控制电路(GCTRL)，存储器宏100的左侧的电路元件与存储器宏100的右侧的电路元件类似。又例如，存储器宏100包括两个存储器阵列。一个存储器阵列位于存储器宏100的左侧，一个存储器阵列位于存储器宏100的右侧。为了说明，存储器宏100的左侧的一个存储器阵列被标注为存储器阵列138，该存储器阵列具有宽度X和高度Y。
[0038]存储器阵列138包括多个存储段(memory segment)。为了说明，示出了存储器宏100的左侧的存储器阵列的两个存储段SEGl和SEG2。其他数量的存储段在本发明的预期范围内。
[0039]每一个存储段都包括两个存储器组。例如，存储段SEGl包括两个存储器组MEMBKl和MEMBK2，并且存储段SEG2包括两个存储器组MEMBK3和MEMBK4。为了说明，仅标注了存储段SEGl和SEG2 ο未标注包括存储器组MEMBK5、MEMBK6、MEMBK7和MEMBK8的存储段。
[0040]在存储段中，两个存储器组共用局部输入输出电路(L1)的行。例如，存储器组MEMBKl和存储器组MEMBK2共用一行L1 L1l。存储器组MEMBK3和存储器组MEMBK4共用一行L1 L102。存储器组MEMBK5和存储器组MEMBK6共用一行L1 L103 ；并且存储器组MEMBK7和存储器组MEMBK8共用一行L1 L104。
[0041]存储器组中的存储器单元布置为行和列。结果，存储段中和存储器阵列中的存储器单元也布置为行和列。下文参考图2描述存储器单元，并且标注为MEMCELL。存储段的不同的配置在本发明的预期范围内。
[0042]局部控制LCTRL控制对应的L10。
[0043]全局输入输出电路(G1)G1l和G102用于在对应的存储器阵列中的存储器单元与存储器宏100外部的其他电路之间传输数据。
[0044]全局控制GCTRL提供用于存储器宏100的行寻址、列寻址、预编码、时钟和其他信号。全局控制GCTRL还控制存储器阵列中的存储器单元与存储器宏100外部的电路之间的数据传输。
[0045]存储器单元
[0046]图2是根据一些实施例的电路200的示图。电路200包括与读字线RWL和读位线RBL耦合的存储器单元MEMCELL。读位线RBL也称为局部读位线，该局部位线与图3中示出的全局读位线GBLl不同。因为如下文所阐释的，读位线RBL承载存储在存储器单元MEMCELL中的数据，所以读位线RBL还称为数据线。
[0047]存储器单元MEMCELL包括储存单元STRG和读端口，读端口包括两个N型金属氧化物半导体(NMOS)晶体管N21和N22。在一些实施例中，储存单元STRG包括本领域已知的六晶体管(6T)单元。其他类型的储存单元在本发明的预期范围内。
[0048]晶体管N21的栅极接收来自储存单元STRG的数据。在一些实施例中，晶体管N21的源极接收电源参考电压VSS，其为接地参考电压。晶体管N21的漏极与晶体管N22的源极親合。晶体管N22的栅极与读字线RWL耦合。在一些实施例中，读字线RWL与存储器组的存储器单元MEMCELL的行中的每一个晶体管N22的各自栅极都耦合。晶体管N22的漏极与读位线RBL耦合。在一些实施例中，读位线RBL与存储器组的存储器单元MEMCELL的列中的每一个晶体管N22的各自漏极耦合。
[0049]当存储器单元MEMCELL用于读操作时，检测的读位线RBL上的逻辑值表示存储在存储器MEMCELL中的逻辑数据。预充电是指在读操作或写操作之前进行充电。在一些实施例中，在读操作中，读位线RBL利用高逻辑值进行预充电。此外，利用高逻辑值来激活读字线RWL。结果，晶体管N22导通。在一些实施例中，当储存单元STRG存储高逻辑值时，储存单元STRG向晶体管N21的栅极提供低逻辑值。因此，晶体管N21截止，并且晶体管N21和N22用作开路。因此，读位线RBL仍处于预充电的高逻辑值。换句话说，读位线RBL上的高逻辑值对应于存储在储存单元STRG中的高逻辑值。
[0050]相反地，当储存单元STRG存储低逻辑值时，储存单元STRG向晶体管N21的栅极提供高逻辑值。结果，晶体管N21导通。因为晶体管N21和N22导通，所以将读位线RBL拉至晶体管N21的源极处的电压VSS或低逻辑值。换句话说，读位线RBL上的低逻辑值对应于存储在储存单元STRG中的数据的低逻辑值。在一些实施例中，是通过读取对应的全局读位线GBL上的数据来读取局部读位线RBL上的数据并且在下文中将对其进行阐释。
[0051 ] 在一些实施例中，在待机模式中，诸如图5中的时间11与时间t2之间，读字线RWL施加有低逻辑值。结果，晶体管N22截止。晶体管N21是导通还是截止取决于存储在储存单元STRG中的数据。此外，在待机模式期间，读位线RBL浮置。结果，不管晶体管N21是导通还是截止，泄漏电流ILK都从读位线RBL通过晶体管N22和N21到达电源节点，该电源节点在晶体管N21的源极处供给电压VSS或接地电压。结果，读位线RBL被拉至晶体管N21的源极处的接地电压或低逻辑值。只要读位线RBL处于电压VSS或接地电平，泄漏电流ILK就为0A。换句话说，没有泄漏电流。读位线RBL仍处于低逻辑值，直到读位线RBL被预充电至高逻辑值以用于接下来的读操作。有效地，在待机模式期间，除了读位线RBL处于浮置的第一时间之外，读位线RBL保持低逻辑值。
[0052]本发明的各个实施例优于其他方法。例如，在其他方法中，在待机模式下，读位线RBL继续为逻辑高电平电平。结果，泄漏电流继续流动。在存储器宏(诸如存储器宏100)中具有数以千计的存储器单元MEMCELL的情况下，其他方法中的这种泄漏电流是显著的。相反地，在本发明的各个实施例中，仅当读位线RBL处于浮置时，才会产生泄漏电流ILK，并且在读位线RBL处于接地电平时，泄露电流停止流动。结果，与其他方法相比，在本发明的各个实施例中，显著减少了待机模式中的泄漏电流ILK。例如，在一些实施例中，与其他方法中的待机模式期间读位线RBL继续为高逻辑值的情况相比较，存储器宏100的所有存储器单元MEMCELL中的总泄漏电流ILK减少了大约60%。
[0053]存储器阵列
[0054]图3是根据一些实施例的图1中的存储器阵列138和G1l的一部分300的示图。存储器阵列138包括多个存储器阵列部分300。
[0055]存储器阵列部分300包括标注为列Cl至CM的M列，其中M是整数。为了说明，列Cl至CM被称为列C。每一列C都包括与多个存储段相对应的多个局部输入输出电路(L1)。为了说明，标注L1 322、324、326和328。在图3中，存储器阵列部分300包括两个存储段SEGl和SEG2。存储段SEGl和SEG2中的每一个都包括列C中的对应的L10。例如，如图示例性地示出的，存储段SEGl包括列Cl中的L1 322和列CM中的L1 326。类似地，存储段SEG2包括列Cl中的L1 324和列CM中的L1 328。
[0056]局部输入输出电路(L1)与两条局部读位线RBL和全局读位线GBL耦合。因为L1用于将存储在存储器单元MEMCELL中的数据传输至对应的全局读位线GBL，所以L1还被称为数据电路。为了说明，在图3中，列Cl中的L1 322与两条局部读位线RBLUl和RBLU2以及全局读位线GBLl耦合。与L1 322或其他L1耦合的其他数量的局部读位线在本发明的预期范围内。每一条局部读位线RBL都与多个存储器单元MEMCELL耦合。为了说明，标注了要被读取的一个存储器单元MEMCELL1。存储器单元MEMCELL1与读位线RBLUl耦合，并且读位线RBLUl转而与L1 322耦合。以上参考图2描述了存储器单元MEMCELL1与局部读位线RBLUl之间的电路连接。
[0057]与对应的读位线RBL耦合的存储器单元MEMCELL属于对应的存储段。例如，参考列Cl，与存储段SEGl读位线RBLUl耦合的存储器单元MEMCELL属于存储器组MEMBKl。与存储段SEGl的读位线RBLLl耦合的存储器单元MEMCELL属于存储段SEGl的存储器组MEMBK2。与存储段SEG2的两条读位线耦合的存储器单元MEMCELL属于存储器组MEMBK3和MEMBK4等等。
[0058]多条全局读位线GBLl至GBLM与图1中的电路G1l的全局输入输出(G1)电路330耦合。当读取存储在存储器单元中的数据时，数据反映在对应的局部读位线、局部输入输出电路和全局读位线上。然后，通过对应的控制电路CTRLl至CTRLM将数据传输至对应的输出Ql至QM，并且将数据线Dl上的该数据提供给存储器宏100外部的电路。在这种情况下，当存储器阵列138包括N个存储部分300时，存储器阵列130也包括从数据线Dl至数据线DN(未示出)的N条数据线，其中N是整数。例如，在图3中，当读取存储在存储器MEMCELL I中的数据时，数据反映在局部读位线RBLUl、局部输入输出L1l、全局读位线GBLl上，并且通过控制电路CTRLl将该数据传输至输出Ql和数据线Dl。为了说明，全局读位线GBLl至GBLM被称为全局读位线GBL。在一些实施例中，在存储器单元MEMCELL的读操作中，将对应的全局读位线GBL预充电至高逻辑值。
[0059]全局输入输出(G1)电路330接收与列Cl至CM相对应的全局读位线GBLl至GBLM。G1电路330选择全局读位线GBLl至GBLM中的一条以传输选择的全局读位线上的数据作为要被读取的对应的输出Ql至QM上的数据。在一些实施例中，同时读取每一个都来自电路G1l的对应电路G1 330的多条全局读位线上的数据。例如，电路G1l的每一个电路G1330都选择存储器阵列138的N个存储部分300的列Cl的对应全局读位线GBLl上的数据以用于读取。又例如，电路G1l的每一个电路G1 330都选择存储器阵列138的N个存储部分300的列C2的对应全局读位线GBL2上的数据以用于读取，或电路G1l的每一个电路G1 330都选择存储器阵列138的N个存储器部分300的列C3的对应全局读位线GBL3上的数据以用于读取等等。
[0060]控制电路CTRLl至CTRLM用于将对应的全局读位线GBLl至GBLM上的数据分别传输至输出Ql至QM。然后，选择输出Ql至QM上的每一个数据作为数据线Dl上的数据。
[0061 ]具有两个存储段SEGl和SEG2的存储器阵列部分300是为了说明。存储器阵列部分300中的其他数量的存储段在本发明预期范围内。
[0062]参考图4来阐释电路310的具体细节。
[0063]局部1电路一实例I
[0064]图4A是根据一些实施例的可用作图3的电路310电路400A的示图。电路400A包括可用作图3的L1电路322的L1电路420A。
[0065]参考L1电路420A，PM0S晶体管P31用于对读位线RBLUl进行预充电。例如，当信号BL_PRECH_U为逻辑低电平时，晶体管P31导通。结果，将读位线RBLUl拉至晶体管P31的源极处的电压VDD。相反地，当信号BL_PRECH_U为逻辑高电平时，晶体管P31截止，并且读位线RBLUl与晶体管P31的源极处的电压VDD电断开。在一些实施例中，然后，读位线RBLUl处于浮置。
[0066]PMOS晶体管P32用于对读位线RBLLl进行预充电，并且以晶体管P31与读位线RBLUl一起工作类似的方式，PMOS晶体管P32与读位线RBLLl—起工作。
[0067]在一些实施例中，在待机模式期间，信号BL_PRECH_U和BL_PRECH_L保持为高逻辑值。结果，晶体管P31和P32截止。因此，读位线RBLUl和RBLLl与对应的晶体管P31和P32的源极处的电压VDD电断开。换句话说，读位线RBLUl和RBLU2浮置。因为与来自与对应的读位线RBLUI和RBLU2耦合的存储器单元的泄漏电流ILK相比较，来自晶体管P31和P32的泄漏电流不显著，所以将读位线RBLUl和RBLU2拉至低逻辑值。有效地，如以上参考图2所阐释的，减少了来自与读位线RBLUl和RBLU2耦合的存储器单元的泄漏电流ILK。
[0068]数据传输电路DTXFR_A包括第一部分432和第二部分434。数据传输电路第一部分432配置为将节点NOl和/或节点N02上的数据传输至节点0ND。例如，当节点NOl和N02都是逻辑高电平时，与非门ND向节点OND提供逻辑低值。然而，当节点NOl或节点N02为逻辑低电平时，与非门ND向节点OND提供高逻辑值。数据传输电路DTXFR_A的第二部分434是介于节点OND与节点OPG之间的传输门(本发明中也称为“传输门PG”)。
[0069]PMOS晶体管P35、P41和P51串联耦合。例如，PMOS晶体管P35的漏极与PMOS晶体管P41的源极耦合，并且PMOS晶体管P41的漏极与晶体管P51的源极耦合。类似地，PMOS晶体管P52与P42串联耦合。例如，PMOS晶体管P52的源极与PMOS晶体管P42的漏极耦合。
[0070]节点OND上的逻辑值使PMOS晶体管P51和P52导通或截止。例如，当节点OND为逻辑低电平时，晶体管P51和P52都导通。相反地，当节点OND为逻辑高电平时，晶体管P51和P52都截止。
[0071]信号SEL_l^iPM0S晶体管P41导通或截止。例如，当信号SEL_U为逻辑低电平时，PMOS晶体管P41导通，但是当信号SELJJ为逻辑高电平时，PMOS晶体管P41截止。以与信号SELJJ使PMOS晶体管P41导通或截止类似的方式，信号SEL_L使PM0S晶体管P42导通或截止。
[0072 ] NMOS晶体管N36使与非门ND闭合或断开。例如，当信号S为逻辑低电平时，NMOS晶体管N36截止，这转而使与非门ND断开。相反地，当信号S为逻辑高电平时，匪OS晶体管N36导通，这转而使与非门ND闭合。有效地，匪OS晶体管N36激活或去激活数据传输电路DTXFIU^9第一部分432。例如，如果与非门ND断开，则节点OND与节点NOl和N02电断开，并且数据传输电路DTXFR_A的第一部分432被去激活。但是，如果与非门ND闭合，则激活数据传输电路DTXFR_A的第一部分432并且将来自节点NOl或节点N02的数据传输至节点0ND。
[0073]传输门PG将节点OND上的数据传输至节点0PG。信号SB是信号S的逻辑反相信号。当信号S和SB分别为逻辑高电平和逻辑低电平时，传输门PG导通，并且节点OND上的数据传输至节点0PG。相反地，当信号S和SB分别为逻辑低电平和逻辑高电平时，传输门PG截止。结果，节点OND与节点OPG电断开。
[0074]NMOS晶体管N37改变节点OPG上的逻辑值。例如，当晶体管N37处的信号SB为逻辑低电平时，晶体管N37截止，节点OPG上的逻辑值不受晶体管N37的影响。相反地，当信号SB为逻辑高电平时，晶体管N37导通。结果，将节点OPG拉至晶体管N37的源极处的低逻辑值。因为节点OPG与晶体管N38的栅极耦合，所以有效地，通过匪OS晶体管N37的操作而使晶体管N38导通或截止。
[0075]NMOS晶体管N38改变全局读位线GBLl的逻辑值。例如，当节点OPG为逻辑低电平时，晶体管N38截止。全局读位线GBLl不受晶体管N38的影响。相反地，当节点OPG为逻辑高电平时，晶体管N38导通。结果，将全局读位线GBLl拉至晶体管N38的源极处的低逻辑值。
[0076]为了说明，示出了数据传输电路DTXFR_A外部的晶体管P31、晶体管P32、晶体管N37和晶体管N38中的每一个。本发明的各个实施例不是限定晶体管P31、晶体管P32、晶体管N37或晶体管N38的位置。例如，晶体管P31、晶体管P32、晶体管N37和晶体管N38中的一个或组合可以是数据传输电路一部分。类似地，诸如晶体管N36、与非门ND、传输门PG等的电路元件可以位于数据传输电路外部。
[0077]局部1电路一实例II
[0078]图4B是根据一些实施例的可用作图3的电路310的电路400B的示图。电路400B包括可用作图3的L1电路322的L1电路420B。图4B中的与图4A中的组件相同或类似的组件具有相同的参考标号，因此省略其详细描述。
[0079 ]电路400B包括与电路400A的数据传输电路DTXFR_A相对应的数据传输电路DTXFR_B。与电路400A的数据传输电路比较，在不使用传输门PG (S卩，第二部分434)的情况下，节点OND与节点OPG电耦合，并且PMOS晶体管P36代替匪OS晶体管N36以用于使与非门ND闭合或断开。
[0080]PMOS晶体管P36使与非门ND闭合或断开。例如，当信号SB为逻辑高电平时，PMOS晶体管P36截止，这转而使得与非门ND断开。相反地，当信号SB为逻辑低电平时，PMOS晶体管P36导通，这转而使得与非门ND闭合。而且，当信号SB为逻辑低电平时，晶体管N37截止，并且通过节点OND处的信号来控制匪OS晶体管N38。当信号SB为逻辑高电平时，晶体管N37导通并且将节点OPG拉至低逻辑值，并且WOS晶体管N38截止。因为当信号SB为逻辑高电平时PMOS晶体管P36截止，所以节点OND与电压VDD电断开。在一些实施例中，当信号SB为逻辑高电平时，节点NOl和N02还放电至逻辑低值。结果，设置与非门ND的输出节点OND以没有通过与非门ND与电压VDD或参考电压(诸如电压VSS或接地电压)电耦合。因此，当信号SB为逻辑高电平时，与非门ND不妨碍NMOS晶体管N37的操作。
[0081]歷
[0082]图5是根据一些实施例的图4A中的各个信号的波形500的示图。波形500用于说明电路400A的操作。在图4A的存储器单元MEMCELL1的背景下来阐释参考图5的说明。作为参考图2的存储器单元MEMCELL来阐释存储器单元MEMCELL1的具体细节。在一些实施例中，波形500还可应用于说明电路400B的操作。
[0083]在操作中，因为图4A中的PMOS晶体管P35的栅极为处于接地电平的逻辑低电平，所以晶体管P35—直导通。
[0084]在时间tl与时间t2之间并且在时钟信号CLK在时间t2处转变至逻辑高电平值之前，存储器单元MEMCELL1和图1中的存储器宏100处于待机模式。在这种条件下，在一些实施例中，图4A的信号BL_PRECH_U和BL_PRECH_L施加有高逻辑值。结果，图4A中的晶体管P31和P32截止。因此，读位线RBLUl和RBLLl浮置。如以上参考图2所阐释的，由于泄漏电流，诸如图2中的泄漏电流ILK，所以将读位线RBLUl和RBLU2拉至接地电压或低逻辑值。结果，如参考图2所阐释的，本发明的各个实施例优于其他方法。
[0085]此外，将信号SELJJ和SEL_L驱动至高逻辑值以使相应的PMOS晶体管P41和P42截止。因此，节点NOl和N02与相应的晶体管P51和P52电断开。
[0086]附加地，利用相应的低和高逻辑值来驱动信号S和信号SB。因为NMOS晶体管N36的栅极处的信号S为逻辑低电平，所以晶体管N36和与非门ND截止。因为信号S和SB分别为逻辑低电平和逻辑高电平，所以传输门PG也断开，并且因此，节点OND与节点OPG电断开。有效地，节点OPG与读位线RBLUl和RBLLl电断开。
[0087]因为匪OS晶体管N37的栅极处的信号SB为逻辑高电平，所以匪OS晶体管N37导通。因此，将晶体管N37的漏极处的节点OPG拉至参考电压VSS或晶体管N37的源极处的低逻辑值。因为NMOS晶体管N38的栅极处的节点OPG为逻辑低电平，所以晶体管N38截止。在各个实施例中，将全局位线GBLl预充电至高逻辑值。因为晶体管N38截止，所以全局位线GBLl仍处于预充电的高逻辑值。
[0088]在时间t2处，时钟信号CLK从低逻辑值转变为高逻辑值以开始读操作。
[0089]在时钟信号CLK于时间t2处转变为高逻辑值之后不久，在时间t3处，利用低逻辑值来驱动信号BL_PRECH_U和BL_PRECH_L以使相应的晶体管P31和P32导通。介于时间t2与时间t3之间的时间段是预定的，这取决于存储器单元MEMCELL1的特殊的设计。此外，在一些实施例中，示出了信号BL_PRECH_U和BL_PRECH_L脉冲。脉冲的宽度被预定为足以对读位线RBLUl和RBLLl预充电。在信号BL_PRECH_U和BL_PRECH_L为逻辑低电平的时间期间，晶体管P31和P32导通，并且将读位线RBLUl和RBLLl拉至相应的晶体管P31和P32的源极处的高逻辑值。
[0090]在时间t3处，还将信号SELJJ和SEL_L驱动至低逻辑值以使相应的晶体管P41和P42导通。利用高和低逻辑值来分别驱动信号S和SB。因为NMOS晶体管N36的栅极处的信号S为逻辑高电平，所以NMOS晶体管N36和与非门ND导通。因为节点NOl或读位线RBLUl和节点N02或读位线RBLLl为逻辑高电平，所以通过与非门ND的操作使与非门ND的输出处的节点OND为逻辑低电平。因为PMOS晶体管P51和P52的栅极处的节点OND为逻辑低电平，所以PMOS晶体管?51和?52导通。因为晶体管?35、？41、？51、？52和?42导通，所以将与读位线1^0]1耦合的节点NOl和与读位线RBLLl耦合的节点N02拉至晶体管P35的源极处的电压VDD。有效地，即使在脉冲之后信号BL_PRECH_U和BL_PRECH_L转变为高逻辑值后，读位线RBLUl和RBLLl为逻辑高电平。
[0091]此外，因为匪OS晶体管N37的栅极处的信号SB为逻辑低电平，所以匪OS晶体管N37截止。因为传输门PG的端子处的信号S和SB分别为逻辑高电平和逻辑低电平，所以传输门PG导通。结果，节点OND上的低逻辑值传输至节点0PG。因为节点OPG为逻辑低电平，所以晶体管N38继续为截止并且全局位线GBLl继续为预充电电平处的逻辑高电平。
[0092]在时间t4处，如参考图2所阐释的，利用高逻辑值来驱动读字线RWL以用于将存储在存储器单元MEMCELL1的储存单元STRG中的数据传输至晶体管N21的栅极。为了说明，存储在存储器单元MEMCELL1中的数据为逻辑低电平，并且因此，晶体管N21的栅极处的数据为逻辑高电平。结果，晶体管N21导通。因为晶体管N22和晶体管N21导通，所以如箭头51所示，晶体管N22和N21将读位线RBLUl拉向低逻辑值。读位线RBLLl仍处于高逻辑值。
[0093]因为读位线RBLUl为逻辑低电平，所以通过与非门ND的操作，如箭头52所示，节点OND转变为高逻辑值。因为晶体管N37的栅极处的信号SB为逻辑低电平，所以晶体管N37截止。因为传输门PG导通，所以节点OND上的逻辑高值传输至节点OPG。因为晶体管N3 7截止，并且匪OS晶体管N38的栅极处的节点OPG为逻辑高电平，所以匪OS晶体管N38导通。结果，如箭头53所示，将全局读位线GBLl拉至晶体管N38的源极处的低逻辑值。有效地，全局读位线GBLl上的低逻辑值反映了局部读位线RBLUl上的低逻辑值。全局读位线GBLl上的检测的逻辑值表示局部读位线RBLUl上的数据，该数据也是存储在存储器单元MEMCELL1中的数据。
[0094]在时间t4处，如果存储在存储器单元MEMCELL1中的数据为逻辑高电平，则与读位线RBLLl—样，读位线RBLUl继续为逻辑高电平。结果，节点OND继续为逻辑低电平，节点OPG继续为逻辑低电平，晶体管N38继续为截止，以及全局位线GBLl继续为预充电电平处的逻辑高电平。有效地，全局位线GBLl的预充电的高逻辑值反映了读位线RBLUl的高逻辑值，这也是存储在存储器单元MEMCELL1中的数据。
[0095]在以上的说明中，存储器单元MEMCELL1上的操作是为了说明。与读位线RBLUl耦合的其他存储器单元上的操作是类似的。此外，关于节点N02和PMOS晶体管P32与读位线RBLLl耦合的存储器单元上的操作类似于关于节点NOl和PMOS晶体管P31的与读位线RBLUl親合的存储器单元上的操作。附加地，另一列的存储器单元上的操作与以上所示的列Cl的存储器单元上的操作类似。L1电路322的阐释用于说明。其他L1电路的操作与L1电路322的操作类似。
[0096]在一些实施例中，电路包括第一数据线、与第一数据线耦合的多个第一存储器单元以及与第一数据线耦合的数据传输电路。数据传输电路包括输出逻辑门。数据传输电路配置为:在电路的第一工作模式中(其中多个第一存储器单元处于待机模式)，将第一数据线设置为浮置并且具有与之相关的朝向参考电压的第一组泄漏路径；以及将输出逻辑门的输出节点设置为没有通过输出逻辑门与参考电压电耦合并且没有通过输出逻辑门与电源电压电耦合。使得第一数据线通过第一组泄漏路径中的一条或多条被拉向参考电压。数据传输电路还配置为:在电路的第二模式中(其中选择多个第一存储器单元的存储器单元以用于读取)，设置第一数据线的电压电平以反映存储在多个第一存储器单元的存储器单元中的数据；以及设置输出逻辑门的输出节点，以基于第一数据线的电压电平通过输出逻辑门与参考电压电耦合或通过输出逻辑门与电源电压电耦合。
[0097]在一些实施例中，电路包括第一数据线、与第一数据线耦合的多个第一存储器单元、第二数据线、与第二数据线耦合的多个第二存储器单元、第三数据线以及第一晶体管。数据传输电路包括输出逻辑门。输出逻辑门包括与第一数据线耦合的第一输入、与第二数据线耦合的第二输入和输出。第一晶体管包括与数据传输电路的输出逻辑门的输出耦合的栅极、与第三数据线耦合的漏极。数据传输电路配置为:在电路的第一工作模式中(其中多个第一存储器单元和多个第二存储器单元处于待机模式)，设置输出逻辑门的输出以没有通过输出逻辑门与参考电压电耦合并且没有通过输出逻辑门与电源电压电耦合。
[0098]在一些实施例中，方法包括:在电路的第一工作模式中，其中电路的多个存储器单元处于待机模式，其中，电路还包括第一数据线和与第一数据线耦合的数据传输电路，第一数据线与多个存储器单元耦合，并且数据传输电路包括输出逻辑门；将第一数据线设置为浮置并且具有与之相关的朝向参考电压的一组泄漏路径;通过该组泄漏路径中的一条或多条将第一数据线拉向参考电压；以及设置数据传输电路的输出逻辑门的输出节点以没有通过输出逻辑门与参考电压电耦合，并且没有通过输出逻辑门与电源电压电耦合。方法还包括:在电路的第二模式中，其中选择多个存储器单元的存储器单元以用于读取，设置第一数据线的电压电平以反映存储在多个存储器单元的存储器单元中的数据；以及设置输出逻辑门的输出节点，以基于第一数据线的电压电平通过输出逻辑门与参考电压电耦合或通过输出逻辑门与电源电压电耦合。
[0099]描述了许多实施例。然而，应该理解，可以在不脱离本发明的精神和范围的情况下做出多种修改。例如，为了说明的目的，将各个晶体管示出为特定的掺杂类型(如，N型或P型金属氧化物半导体(NM0S或PMOS))。本发明的实施例不限于特定的类型。对于特定的晶体管选择不同的掺杂类型在各个实施例的范围内。以上描述中使用的多种信号的低或高逻辑值仅是为了说明。当信号被激活和/或未被激活时，各个实施例不限于特定的逻辑值。选择不同的逻辑值在各个实施例的范围内。在各个实施例中，晶体管用作开关。用于代替晶体管的开关电路在各个实施例的范围内。在各个实施例中，可以将晶体管的源极配置为漏极，并且可以将漏极配置为源极。
[0100]以上所示包括示例性的步骤，但是没有必要以所示出的顺序执行该步骤。根据公开的实施例的精神和范围，可以适当地对这些步骤进行添加、替换、改变顺序和/或删除。
【主权项】
1.一种电路，包括: 第一数据线； 多个第一存储器单元，与所述第一数据线耦合；以及 数据传输电路，与所述第一数据线耦合，所述数据传输电路包括输出逻辑门，所述数据传输电路配置为: 在所述电路的第一工作模式中，其中，所述多个第一存储器单元处于待机模式， 将所述第一数据线设置为浮置并且具有朝向参考电压的与所述第一数据线相关的第一组泄漏路径，并且使得所述第一数据线通过所述第一组泄漏路径中的一条或多条被拉向所述参考电压，并且 设置所述输出逻辑门的输出节点以没有通过所述输出逻辑门与所述参考电压电耦合并且没有通过所述输出逻辑门与电源电压电耦合;和 在所述电路的第二工作模式中，其中，选择所述多个第一存储器单元中的存储器单元以用于读取， 设置所述第一数据线的电压电平以反映存储在所述多个第一存储器单元的存储器单元中的数据，并且 设置所述输出逻辑门的输出节点，以基于所述第一数据线的电压电平通过所述输出逻辑门与所述参考电压电耦合或通过所述输出逻辑门与所述电源电压电耦合。2.根据权利要求1所述的电路，还包括: 第二数据线； 第一晶体管，与所述第二数据线耦合，所述第一晶体管的栅极与所述输出逻辑门的输出节点耦合；以及 第二晶体管，与所述第一晶体管的栅极耦合并且配置为在所述电路的第一工作模式中使所述第一晶体管截止。3.根据权利要求1所述的电路，还包括: 第三数据线，与所述数据传输电路耦合； 多个第二存储器单元，与所述第三数据线耦合； 其中， 在所述电路的第一工作模式中，所述多个第二存储器单元处于所述待机模式， 所述数据传输电路配置为，在所述第一工作模式中，将所述第三数据线设置为浮置并且具有朝向所述参考电压的与所述第三数据线相关的第二组泄漏路径，并且使得所述第三数据线通过所述第二组泄漏路径中的一条或多条被拉向所述参考电压。4.根据权利要求1所述的电路，还包括:充电电路，与所述第一数据线耦合， 其中， 在所述电路的第一工作模式中，所述充电电路被配置为将充电电压与所述第一数据线电断开；以及 在所述电路的第二工作模式中，所述充电电路被配置为在预定的时间段内将所述充电电压与所述第一数据线电连接。5.根据权利要求1所述的电路，其中， 所述输出逻辑门为与非门；以及 所述数据传输电路还包括介于所述与非门与所述电源电压之间的第三晶体管，所述第三晶体管在所述电路的第一工作模式中被配置为截止。6.根据权利要求1所述的电路，其中， 所述数据传输电路还包括第一 PMOS晶体管、第二 PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管和第五PMOS晶体管； 所述第一 PMOS晶体管、所述第二 PMOS晶体管、所述第三PMOS晶体管串联耦合； 所述第四PMOS晶体管、所述第五PMOS晶体管串联耦合； 所述第三PMOS晶体管的漏极与所述逻辑门的第一输入耦合； 所述第四PMOS晶体管的漏极与所述逻辑门的第二输入耦合； 所述逻辑门的输出与所述第三PMOS晶体管的栅极耦合并且与所述第四PMOS晶体管的栅极耦合;以及 所述第五PMOS晶体管的源极与所述第一 PMOS晶体管的漏极耦合并且与所述第二 PMOS晶体管的源极耦合。7.根据权利要求1所述的电路，其中， 所述多个存储器单元的存储器单元包括储存单元、第四晶体管和第五晶体管； 所述第四晶体管的栅极与所述储存单元耦合； 所述第四晶体管的源极与所述参考电压耦合； 所述第四晶体管的漏极与所述第五晶体管的源极耦合；以及 所述第五晶体管的漏极与所述第一数据线耦合。8.一种电路，包括: 第一数据线； 多个第一存储器单元，与所述第一数据线耦合； 第二数据线； 多个第二存储器单元，与所述第二数据线耦合； 数据传输电路，包括输出逻辑门，所述输出逻辑门包括: 第一输入，与所述第一数据线耦合； 第二输入，与所述第二数据线耦合;和 输出； 第三数据线；以及 第一晶体管，包括: 栅极，与所述数据传输电路的输出逻辑门的输出耦合;和 漏极，与所述第三数据线耦合， 其中，所述数据传输电路配置为:在所述电路的第一工作模式中，设置所述输出逻辑门的输出以没有通过所述输出逻辑门与所述参考电压电耦合并且没有通过所述输出逻辑门与电源电压电耦合其中，在所述第一工作模式中所述多个第一存储器单元和所述多个第二存储器单元处于待机模式。9.根据权利要求8所述的电路，其中，所述数据传输电路还被配置为:在所述电路的第二工作模式中，设置所述输出逻辑门的输出，以基于所述第一数据线的电压电平和所述第二数据线的电压电平，通过所述输出逻辑门与所述参考电压或所述电源电压电耦合，其中，在所述第二工作模式中选择所述多个第一存储器单元中的存储单元或所述多个第二存储器单元中的存储器单元以用于读取。10.一种方法，包括: 在电路的第一工作模式中，其中，所述电路还包括第一数据线和与所述第一数据线耦合的数据传输电路，所述第一数据线与所述多个存储器单元耦合，并且所述数据传输电路包括输出逻辑门，其中在所述第一工作模式中所述电路的多个存储器单元处于待机模式， 将所述第一数据线设置为浮置并且具有朝向参考电压的与所述第一数据线相关的一组泄漏路径； 通过所述一组泄漏路径中的一条或多条将所述第一数据线拉向所述参考电压;和 设置所述数据传输电路的输出逻辑门的输出节点，以没有通过所述输出逻辑门与所述参考电压电耦合并且没有通过所述输出逻辑门与电源电压电耦合;以及 在所述电路的第二工作模式中，其中，选择所述多个存储器单元中的存储器单元以用于读取， 设置所述第一数据线的电压电平以反映存储在所述多个第一存储器单元的存储器单元中的数据，并且 设置所述输出逻辑门的输出节点，以基于所述第一数据线的电压电平通过所述输出逻辑门与所述参考电压电耦合或通过所述输出逻辑门与所述电源电压电耦合。
【文档编号】G11C11/419GK105895150SQ201610087073
【公开日】2016年8月24日
【申请日】2016年2月16日
【发明人】王兵
【申请人】台湾积体电路制造股份有限公司