一种基于开放位线结构的动态存储器的制造方法
【专利摘要】本发明涉及一种基于开放位线结构的动态存储器，包括译码器电路、灵敏放大器阵列以及多个双存储单元，译码器电路包括结构相同的第一译码单元和第二译码单元，第一异或门电路的一个输入端接外部地址信号RA<0>，第一异或门电路的另一个输入端接cfg_dualcell信号，第一反相器的输出端控制存储单元阵列模块中一个双存储单元的一根位线WL开启，第二异或门电路的一个输入端接外部地址信号RA<0>的反信号/RAI<0>，第二异或门电路的另一个输入端接cfg_dualcell信号，第二反相器的输出端控制存储单元阵列模块中一个双存储单元的另一根位线WL开启。克服了能耗高、可靠性低的技术问题，本发明显著改善了动态存储器的数据保持时间。
【专利说明】
一种基于开放位线结构的动态存储器
技术领域
[0001 ]本发明涉及一种动态存储器存储单元，其改进之处在于，通过改变行译码器，将现有技术的基于开放位线结构(open bitline architecture)动态存储器的单存储单元改进为双存储单元从而增加动态存储器存储单元的可靠性。
【背景技术】
[0002]随着工艺尺寸的缩小，动态存储器存储单元的电容也越来越小，漏电的影响越来越大，动态存储器存储单元的可靠性面临的挑战越来越大，如何提高动态存储器存储单元的可靠性成为业界的难点，而双存储单元结构，即将一位存储数据存储在两个存储单元的结构成为一种有效地提高动态存储器存储单元可靠性的方法。
[0003]早期动态存储器采用封闭式位线结构(folded bitline architecture)，这种结构下的双存储单元结构早已在业界被使用。如图la、lb所示为动态存储器存储单元结构及激活操作原理，动态存储器存储单元是由一个晶体管(NO)，一个电容(CO)构成，数据存储在电容上。激活操作前，字线电压为低，位线(BL)及参考位线(ref_BL)电压为一个中间电压，假设存储单元存储的值为‘I’，其电压一般为位线上中间电压的两倍，激活操作后，经过地址译码，字线被选中电压升高，这时晶体管NO导通，因为电容上极板电压高于位线电压，所以电容CO上的电荷流向位线，位线电压逐渐升高，由于参考位线连接的存储单元的字线没有被选中，所以参考位线保持在中间电压，这样位线跟参考位线之间的电压差会越来越大，当这个电压差足够大时(字线开启到灵敏放大器开启的时间叫做信号建立时间)，灵敏放大器被开启，位线和参考位线被灵敏放大器放大成全摆幅。如图2所示为封闭式位线结构示意图，每个存储阵列模块两边是灵敏放大器，假设存储阵列模块〈n>(rowblock〈n>)中的wl〈n>被使能，以灵敏放大器SAl为例，wl〈n>连接的存储单元上的数据被传输到BL上面，如前所述BL跟参考电压ref_bl形成足够大的电压差时，灵敏放大器SAl开启完成全摆幅放大，如图中所示灵敏放大器的差分输入，也就是BL和ref_BL来自于同一个存储阵列模块(rowblock〈n>)，这就是封闭式位线结构。如图3所示为专利《可转换为双存储单元结构的半导体存储器》(【公开日】期:2003-12-03，公开号:CN 1459797)封闭式位线结构动态存储器存储单元阵列结构，该发明原理如下:如图3所示，该DRAM中的存储单元是对一位的存储数据采用把该存储数据与该存储数据的反相数据分别分配给两个存储器100A、100B存储的双存储单元型结构。存储单元100A中有N沟道MOS晶体管N102和电容器C102，存储单元100B中有N沟道MOS晶体管N103和电容器C103A沟道MOS晶体管N102连接于位线对BL、/BL中的一条位线BL与电容器C102上，其栅极连接于字线WLn(n为O以上的偶数)J沟道MOS晶体管NlO 3连接于位线对BL、/BL的另一条位线/BL与电容器C103上，其栅极连接于字线WLn+UN沟道MOS晶体管N103与字线WLn同时被激活的字线WLn+Ι驱动。电容器C102、C103对应于是否存储电荷来存储二进制信息“I”与“O”。电容器C103存储电容器C102所存储的数据的反相数据。电容器C102的一端连接于N沟道MOS晶体管N102，另一端连接于单元极板110。电容器(:103的一端连接于N沟道MOS晶体管N103，另一端连接于单元极板110。该双存储单元由于一位的数据要分配给两个存储单元，与现有的存储单元相比较，由于两个存储单元中存储相互反相的信息，因此，具有可增大位线对BL、/BL之间电位差的振幅，使工作稳定，延长刷新动作的间隔等优点。
[0004]该发明实现了两个存储单元存储了一位存储数据，该存储数据在两个存储单元中分别存储了正相和反相数据。
[0005]随着工艺尺寸的进步，当前主流DRAM的已经用6F2代替了 8F2，更适合于6F2的开放式位线结构(open bitline architecture)也取代了8F2时代的封闭式位线结构(foldedbitline architecture)。如图4所示为开放式位线结构示意图，其原理如下:当前激活rowblock〈n>的bit I ine连接的SA，其需要的参考位线ref erence bitline来自相邻rowblock〈n+l，n_l>的bit line，当前激活wl〈n>上存储单元所连接的偶数位bit I ine连接右边的SA〈n>，其参考位线ref erence，当前激活wI <n>上存储单元所连接的奇数位bi tl ine连接左边的SAblock〈n + l>，其参考位线reference 13；11:1;[116连接左边1'0￥131001<:〈11-1>的13；[1:1;[116。由于灵敏放大器34的差分输入1^和ref_BL来自于不同的存储阵列模块(rowblock)，要实现上述专利中的双存储单元结构，即两存储单元存储相反的数据，且同时激活的字线(wordline)来自于同一存储阵列模块(rowblock)，是无法实现的。如果不考虑同时激活的字线来自于同一存储阵列模块，只实现两存储单元存储相反数据，那么开放式位线结构可通过如下方式实现:如图5所示，因为开放式位线结构中SA的差分输入来自于不同的存储阵列模块，所以必须同时激活3条字线，而且这三条字线必须来自于不同的存储阵列模块丨!.!^!^!^!^]!+!〉，!.!^!^!^!^]!〉，!.!^!^!^!^n_l>，其中rowblock〈n>的wl〈n>的偶数存储单元与rowblock〈n+l>的wl〈n>的偶数存储单元组成双存储单元存储数据，rowblock〈n>的wl〈n>的奇数存储单元与rowblocKn+lM^wKn>的奇数存储单元组成双存储单元存储数据，所以不考虑同时激活的字线来自于同一存储阵列模块，只实现两存储单元存储相反数据，那么开放式位线结构需要同时激活三个存储阵列模块，三条字线(wordline)，相比于上述专利中的双存储单元结构，多激活了一条字线，以及两个存储阵列模块，所以耗电会增加50%以上;并且同时激活的不同的每三个存储阵列模块，其区分地址是不同的，所以会使得存储阵列模块的地址控制非常的复杂;更为重要的是，对于1'0*131001^〈11+1>和1'0￥131001^〈11-1>中的存储单元，由于激活操作时，每个字线中只有一半的存储单元的位线会被灵敏放大器放大，其他一半位线通过预充电路被维持在一个固定的中间电压，在信号建立时间内被选中的位线没有任何电源驱动，只由存储单元与位线的电荷分配，而另一半未被选中的位线却通过预充电路与电源相连被维持在中间电压，这样就会加大相邻位线之间的漏电影响，对动态存储器的可靠性非常不利。
[0006]综上，上述专利中的基于封闭式位线结构动态存储器的同一个存储阵列模块中同时激活两条字线的反相双单元存储单元结构并不适合于开放式位线结构动态存储器。
【发明内容】
[0007]为了克服将现有的基于封闭式位线结构动态存储器的双存储单元结构应用在开放式位线结构动态存储器中存在能耗高、可靠性低的技术问题，本发明提供了一种适用于开放式位线结构动态存储器的双存储单元结构动态存储器。
[0008]本发明的技术解决方案:
[0009]—种基于开放位线结构的动态存储器，包括译码器电路、存储单元阵列模块以及灵敏放大器阵列，其特殊之处在于:所述存储单元阵列模块包括多个双存储单元，
[0010]所述译码器电路包括第一译码单元和第二译码单元，所述第一译码单元包括依次连接的第一异或门电路和第一反相器，所述第二译码单元包括依次连接的第二异或门电路和第二反相器，所述第一异或门电路的一个输入端接外部地址信号RA〈0>，所述第一异或门电路的另一个输入端接Cf g_dualcel I信号，所述第一反相器的输出端控制存储单元阵列模块中一个双存储单元的一根位线WL开启，所述第二异或门电路的一个输入端接外部地址信号RA〈0>的反信号/RAI〈0>，所述第二异或门电路的另一个输入端接cfg_dualcell信号，所述第二反相器的输出端控制存储单元阵列模块中一个双存储单元的另一根位线WL开启。[0011 ]上述双存储单元包括电容Cl、晶体管N1、电容C2以及晶体管N2，所述晶体管NI和晶体管N2连接的位线是同一条位线bl，且同一条位线bl作为灵敏放大器阵列中对应一个灵敏放大器的输入。
[0012]上述灵敏放大器阵列中灵敏放大器的参考位线来自于相邻的存储单元阵列模块对应存储单元。
[0013]本发明所具有的有益效果:
[0014]1、本发明相比于单存储单元结构动态存储器显著改善了动态存储器的数据保持时间。如图1所示，假设数据‘ I’被存储于存储单元电容CO中，其电压是Vcell，字线wl被使能之前，位线bl和参考位线ref_bl被预充至中间电压Vbleq，字线wl被使能之后，晶体管NI开启，电容Cl上的电荷被分享到位线bl上，位线bl电压升高，经过信号建立时间后，位线bl与电容Cl之间电荷分享完成，位线bl与Cl电压达到相同值，位线bl与参考位线ref_bl之间形成电压差八￥=(￥0611413169)*(^/(031+(^)，其中(^为电容(:1的电容值，031为位线131上的电容。由于动态存储器存储单元存在漏电，在数据被写入到电容后，当漏电导致存储单元电容上的电荷减少到不足以形成灵敏放大器放大所需要的最小电压差A Vmin时，该存储单元即失效，这段时间即为动态存储器数据保持时间，假设漏电流为I，通过计算可知此数据保持时间单存储单元retent1n= ((Vblh- Δ Vmin-VbIeq)*Cc- Δ Vmin*Cbl)/I
[0015]双存储单元结构由于采用两个单元存储数据，所以存储单元电容加倍，经过计算可知其Δ V= (Vcell-Vbleq)*Cc/(Cbl+Cc)，进一步计算可得数据保持时间:
[0016]双存储单元
[0017]retent1n=((Vblh-ΔVmin-Vbl)*Cc-ΔVmin*Cbl)/I+(ΔVmin*Cbl)/2I
[0018]=单存储单元retent1n+( Δ Vmin*Cbl)/2I
[0019]即双存储单元结构动态存储器数据保持时间比单存储单元结构动态存储器数据保持时间增加了( AVmin*Cbl)/2I。
[0020]2、本发明解决了当前业界基于封闭式位线结构动态存储器双存储单元结构无法应用在当前业界主流的开放式位线结构动态存储器的问题。
【附图说明】
[0021 ]图1a为动态存储器单存储单元结构示意图；
[0022]图1b为激活(ACTIVE)操作原理示意图；
[0023]图2为封闭式位线结构动态存储器存储阵列结构图；
[0024]图3为现有的中双存储单元结构图；
[0025]图4为开放式位线结构动态存储器存储阵列结构图；
[0026]图5为开放式位线结构下反相双存储单元结构原理图；
[0027]图6为本发明开放式位线结构下同相说存储单元结构原理图；
[0028]图7为双存储单元结构图；
[0029]图8a为传统单存储单元相邻字线译码地址控制电路结构；
[0030]图Sb为本发明双存储单元结构中同时激活的两条字线译码地址的控制电路电路结构。
【具体实施方式】
[0031]如图6所示，双存储单元模式下，开放式位线结构与单存储单元结构模式一样，不同的只是双存储单元模式下同时激活两条字线，所以控制非常简单。当前激活的存储单元阵列模块1*0￥1310 01^〈11>的位线连接的灵敏放大器(34)，其需要的参考位线(referencebitline)来自相邻的存储单元阵列模块rowblock〈n+l，n-l>的位线，当前激活wl〈n，n+l>上存储单元所连接的偶数位位线连接右边的灵敏放大器SAblock〈n>,其参考位线ref erence13；11:1；[116连接右边1'0￥131001^〈11-1>的13；[1:1；[116，当前激活￥1〈11>上存储单元所连接的奇数位位线连接左边的 SAblock〈n+l>，其ref erence 13；11:1;[116连接左边1'0￥131001<:〈11-1>的13；[1:1;[116。通过同时激活相同存储单元阵列模块中两条相邻的字线实现了双存储单元结构。单存储单元结构如图1所示，电容Cl和晶体管NI组成一个存储单元，图7所示为本发明的双存储单元结构，电容Cl和晶体管NI，以及电容C2和晶体管N2构成了双存储单元，相比于专利I中的双存储单元结构，不同之处在于晶体管NI和N2连接的位线是同一条位线，而专利I中两个晶体管连接的是不同的位线，而且这两条位线作为差分输入连接到同一个灵敏放大器，所以其双存储单元结构是反相双存储单元结构，而本发明的双存储单元，NI和N2连接相同的位线，其连接的灵敏放大器需要的参考位线来自于相邻的存储单元阵列模块，所以本发明的双存储单元结构是同相双存储单元结构。
[0032]图8a所示为传统单存储单元相邻字线译码地址控制电路结构，传统译码器电路在单存储单元模式时用最低位地址来区分本发明中双存储单元结构同时激活的两条字线，即译码器所用信号RAI〈0>，/RAI〈0>是外部地址RA〈0>及其反信号/RA〈0>经过缓冲器产生的。图Sb所示为本发明双存储单元结构中同时激活的两条字线译码地址控制电路，相比于单存储单元结构电路，将图8a中的前一级反相器用异或门取代，cfg_dualcell信号来接异或门的一个输入，这样在双存储单元结构模式下，cf g_dual Ice 11 = 1，RAI〈0>，/RAI〈0>都被置为高，这样双存储单元结构所用到的两条字线会被同时激活。
【主权项】
1.一种基于开放位线结构的动态存储器，包括译码器电路、存储单元阵列模块以及灵敏放大器阵列，其特征在于:所述存储单元阵列模块包括多个双存储单元， 所述译码器电路包括第一译码单元和第二译码单元，所述第一译码单元包括依次连接的第一异或门电路和第一反相器，所述第二译码单元包括依次连接的第二异或门电路和第二反相器，所述第一异或门电路的一个输入端接外部地址信号RA〈0>，所述第一异或门电路的另一个输入端接cf g_dualcelI信号，所述第一反相器的输出端控制存储单元阵列模块中一个双存储单元的一根位线WL开启，所述第二异或门电路的一个输入端接外部地址信号RA〈O〉的反信号/RAI〈0>，所述第二异或门电路的另一个输入端接cfg_dualcell信号，所述第二反相器的输出端控制存储单元阵列模块中一个双存储单元的另一根位线WL开启。2.根据权利要求1所述的基于开放位线结构的动态存储器，其特征在于:所述双存储单元包括电容Cl、晶体管N1、电容C2以及晶体管N2，所述晶体管NI和晶体管N2连接的位线是同一条位线bl，且同一条位线bl作为灵敏放大器阵列中对应一个灵敏放大器的输入。3.根据权利要求1或2所述的基于开放位线结构的动态存储器，其特征在于:所述灵敏放大器阵列中灵敏放大器的参考位线来自于相邻的存储单元阵列模块对应存储单元。
【文档编号】G11C11/408GK105895147SQ201610340431
【公开日】2016年8月24日
【申请日】2016年5月20日
【发明人】亚历山大, 段会福, 俞冰, 谈杰
【申请人】西安紫光国芯半导体有限公司