控制器、半导体存储系统及其操作方法

控制器、半导体存储系统及其操作方法
【专利摘要】一种存储器控制器的操作方法，包括：使用软读取电压来对储存在半导体存储器件中的读取数据执行软读取操作；基于第一对数似然比(LLR)值来对读取数据执行软判决ECC解码操作；以及当基于第一LLR值的软判决ECC解码操作失败时，基于第二LLR值来对读取数据执行软判决ECC解码操作。第一LLR值和第二LLR在缺省LLR值和更新LLR值之间选择。基于通过对读取数据的软判决ECC解码操作而获得的读取数据的错误位的数量和非错误位的数量来产生更新LLR值。
【专利说明】
控制器、半导体存储系统及其操作方法
[0001] 相关申请的交叉引用
[0002] 本申请要求于2015年3月9日提交的第10-2015-0032598号韩国专利申请的优 先权，该韩国专利申请通过引用全部合并于此。
技术领域
[0003] 本发明的各种示例性实施例设及一种半导体设计技术，更具体地，设及一种控制 器、半导体存储系统及其操作方法。
【背景技术】
[0004] 半导体存储器件通常被分类为易失性存储器件（诸如动态随机存取存储器 值RAM)和静态RAM (SRAM))和非易失性存储器件（诸如只读存储器（ROM)、掩模ROM (MROM)、 可编程 ROM(PROM)、可擦除 PROM (EPROM)、电 EPROM 巧EPROM)、铁磁 RAM(FRAM)、相变 RAMfRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)和闪速存储器）。
[0005] 易失性存储器件在无恒定电源时丢失其数据，而非易失性存储器件能够保持其数 据。尤其是，闪速存储器件因其编程速度高、功耗低且数据储存容量大而广泛地用作计算机 系统中的储存介质。
[0006] 在非易失性存储器件中，特别是在闪速存储器件中，每个存储单元的数据状态基 于储存在存储单元中的数据的位的数量来确定。储存1位数据的存储单元被称为单个位单 元或单电平单元（SLC，single-level cell)。储存多位数据（即，2位或更多位的数据）的 存储单元被称为多位单元、多电平单元（MLC，multi-level cell)或多状态单元。多位单元 有利于高度集成。然而，随着被编程在每个存储单元中的数据的位的数量增加，数据的可靠 性降低并且数据的读取失败率增加。
[0007] 例如，当k位信息要被编程在存储单元中时，在存储单元中形成2k个阔值电压中 的一个。由于存储单元的电特性之间的微小差异，因此利用相同数据来编程的存储单元的 阔值电压形成阔值电压分布。阔值电压分布分别对应于与k位信息相对应的2k个数据值。 [000引然而，可用于每个阔值电压分布的电压窗口是有限的。因此，随着k值增大，阔值 电压分布之间的距离减小并且相邻阔值电压分布重叠。因相邻阔值电压分布重叠，读取数 据可能包括错误位。
[0009] 图1是示意性图示非易失性存储器件中的3位多电平单元（3位MLC)的编程状态 和擦除状态的阔值电压分布示图。
[0010] 图2是示意性图示非易失性存储器件中的具有劣化特性的3位MLC的编程状态和 擦除状态的阔值电压分布示图。 W11] 在MLC非易失性存储器件中，例如，在其中k位数据被编程在存储单元中的MLC闪 速存储器件中，存储单元可W具有2k个阔值电压分布中的一个。例如，3位MLC具有8个阔 值电压分布中的一个。
[0012] 利用相同数据来编程的存储单元的阔值电压因存储单元之间的特性差异而形成 阔值电压分布。在3位MLC非易失性存储器件中，如图I所示，形成与7个编程状态"PI" 至叩7"和擦除状态"E"相对应的阔值电压分布。图1示出其中阔值电压分布不重叠并且 在阔值电压分布之间具有读取电压裕度的理想情况。
[0013] 参照图2的闪速存储器的示例，在浮栅或隧道氧化物膜处捕获的电子随时间放电 的情况下，存储单元可W经历电荷损失。当隧道氧化物膜通过重复的编程操作和擦除操作 而劣化时，可W加速运样的电荷损失。电荷损失导致存储单元的阔值电压减小。例如，如图 2所示，阔值电压分布可W因电荷损失而向左偏移。
[0014] 此外，编程干扰、擦除干扰和/或后台模式依赖性化ack pattern (kpendency)也 导致阔值电压增大。随着存储单元的特性劣化，如上所述，相邻状态的阔值电压分布会重 叠，如图2所示。
[0015] 一旦阔值电压分布重叠，则当特定读取电压被施加至选中字线时，读取数据会包 括相当数量的错误。例如，当存储单元通过施加至选中字线的读取电压Vread3被感测为 "接通"状态时，确定该存储单元具有第二编程状态"P2"。当存储单元通过施加至选中字线 的读取电压化ead3被感测为"关断"状态时，确定该存储单元具有第=编程状态"P3"。然 而，当阔值电压分布重叠时，实际上具有第=编程状态"P3"的存储单元会被错误地确定为 具有第二编程状态"P2"。简而言之，如图2所示，当阔值电压分布重叠时，读取数据会包括 相当数量的错误。
[0016] 因此，需要一种用于减少储存在半导体存储器件的存储单元中的数据的读取操作 的失败的方案。

【发明内容】

[0017] 本发明的各种实施例针对一种控制器、半导体存储系统及其操作方法，其能够减 少用于储存在半导体存储器件的存储单元中的数据的读取操作的失败。
[001引根据本发明的实施例，一种存储器控制器的操作方法可W包括：使用软读取电压 来对储存在半导体存储器件中的读取数据执行软读取操作；基于第一对数似然比化LR)值 来对读取数据执行软判决ECC解码操作；W及当基于第一 LLR值的软判决ECC解码操作失 败时，基于第二LLR值来对读取数据执行软判决ECC解码操作。第一 LLR值和第二LLR值 可W在缺省LLR值和更新LLR值之间选择。可W基于通过对读取数据的软判决ECC解码操 作而获得的读取数据的错误位的数量和非错误位的数量来产生更新LLR值。
[0019] 优选地，第一 LLR值可W是缺省LLR值。
[0020] 优选地，第一 LLR值可W是缺省LLR值和更新LLR值中的用于先前执行的成功的 软判决ECC解码操作的一个。
[0021] 优选地，缺省LLR值和更新LLR值可W被分别储存在存储器控制器的缺省LLR表 格和更新LLR表格中。
[0022] 该操作方法还可W包括：当基于第一 LLR值或第二LLR值的软判决ECC解码操作 成功时产生或更新更新LLR值。
[0023] 优选地，可W根据下式产生或更新更新LLR值。
[0024] [式] 阳0巧]
[00%] 其中错误位的#"是错误位的数量非错误位的#"是非错误位的数量，"软电 平"是软读取电压，"读取偏压"是参考电压。
[0027] 优选地，产生或更新更新LLR值的步骤可W包括：确定是否产生或更新更新化R 值；W及基于确定结果来产生或更新更新LLR值。
[002引优选地，可W基于W下来确定是否产生或更新更新化R值：当软判决ECC解码操作 成功时读取数据中的错误校正位的数量；W及在软判决ECC解码操作成功W前执行的软读 取操作的第一次数W及在软判决ECC解码操作成功W前软判决ECC解码操作的迭代的第二 次数中的一个或更多个。
[0029] 优选地，当第一次数和迭代的第二次数中的一个或更多个大于参照错误校正位的 数量的预定阔值时，可W产生或更新更新LLR值。
[0030] 优选地，软判决ECC解码操作可W是低密度奇偶校验（LDPC)解码操作。
[0031] 根据本发明的实施例，一种存储器控制器可W包括：第一装置，适用于使用软读取 电压来对储存在半导体存储器件中的读取数据执行软读取操作；第二装置，适用于基于第 一对数似然比化LR)值来对读取数据执行软判决ECC解码操作；W及第S装置，适用于当基 于第一化R值的软判决ECC解码操作失败时，基于第二化R值来对读取数据执行软判决ECC 解码操作。存储器控制器可W在缺省LLR值和更新LLR值之间选择第一 LLR值和第二化R 值。存储器控制器可W基于通过对读取数据的软判决ECC解码操作而获得的读取数据的错 误位的数量和非错误位的数量来产生更新LLR值。
[0032] 优选地，第一 LLR值可W是缺省LLR值。
[0033] 优选地，第一 LLR值是可W缺省LLR值和更新LLR值中的用于先前执行的成功的 软判决ECC解码操作的一个。
[0034] 优选地，缺省LLR值和更新LLR值可W被分别储存在缺省LLR表格和更新LLR表 格中。
[0035] 存储器控制器还可W包括：第四装置，适用于当基于第一化R值或第二化R值的软 判决ECC解码操作成功时产生或更新更新LLR值。
[0036] 优选地，第四装置可W根据下式来产生或更新更新LLR值，
[0037] [式]
[0038]
[0039] 其中错误位的#"是错误位的数量非错误位的#"是非错误位的数量，"软电 平"是软读取电压，"读取偏压"是参考电压。
[0040] 优选地，第四装置可W包括：第五装置，适用于确定是否产生或更新更新LLR值； W及第六装置，适用于根据第五装置的确定结果来产生或更新更新LLR值。
[0041] 优选地，第五装置基于W下来确定是否产生或更新更新化R值：当软判决ECC解码 操作成功时读取数据中的错误校正位的数量；W及在软判决ECC解码操作成功W前执行的 软读取操作的第一次数W及在软判决ECC解码操作成功W前软判决ECC解码操作的迭代的 第二次数中的一个或更多个。
[0042] 优选地，当第一次数和迭代的第二次数中的一个或更多个大于参考错误校正位的 数量的预定阔值时，第五装置可W确定产生或更新更新LLR值。
[0043] 优选地，软判决ECC解码操作可W是低密度奇偶校验（LDPC)解码操作。
[0044] 根据本发明的各种实施例，可W减少用于储存在半导体存储器件的存储单元中的 数据的读取操作的失败。
【附图说明】
[0045] 图1是示意性图示非易失性存储器件中的3位多电平单元（3位MLC)的编程状态 和擦除状态的阔值电压分布示图。
[0046] 图2是示意性图示非易失性存储器件中的具有劣化特性的3位MLC的编程状态和 擦除状态的阔值电压分布示图。
[0047] 图3是示意性图示根据本发明的实施例的半导体存储系统的框图。
[0048] 图4A是图示图3中示出的半导体存储系统的详细框图。
[0049] 图4B是图示图4A中示出的存储块的电路图。
[0050] 图5是图示图4A中示出的存储器控制器的操作的流程图。
[005U 图6A是图示由泰纳图（tanner graph)表示的LDPC解码的示意图。
[0052] 图她是图示LDPC码的示意图。
[0053] 图6C是图示根据LDPC解码的校验子校验（syn化ome check)处理的示意图。
[0054] 图7A是图示存储单元的阔值电压分布的各个形态W及与阔值电压分布相对应的 合适的LLR值的示意图。
[0055] 图7B是图示根据本发明的实施例的LLR值的更新的示意图。
[0056] 图7C是图示根据本发明的实施例的获得每个LLR值的错误位的数量和非错误位 的数量的处理的示意图。
[0057] 图8A是图示根据本发明的实施例的存储器控制器的操作的流程图。
[005引图8B是图示根据本发明的实施例的存储器控制器的操作的流程图。
[0059] 图9至图13是示意性图示根据本发明的实施例的=维（3D)非易失性存储器件的 示图。
[0060] 图14至图16是示意性图示根据本发明的实施例的3D非易失性存储器件的示图。
[0061] 图17是示意性图示根据本发明的实施例的包括半导体存储系统的电子设备的框 图。
[0062] 图18是示意性图示根据本发明的实施例的包括半导体存储系统的电子设备的框 图。
[0063]图19是示意性图示根据本发明的实施例的包括半导体存储系统的电子设备的框 图。 W64]图20是示意性图示根据本发明的实施例的包括半导体存储系统的电子设备的框 图。
[0065] 图21是示意性图示根据本发明的实施例的包括半导体存储系统的电子设备的框 图。
[0066] 图22是包括图21中示出的电子设备的数据处理系统的框图。
【具体实施方式】
[0067] W下将参照附图更详细地描述各种实施例。然而，本发明可W W不同的形式实现， 并且不应当被解释为局限于本文所阐述的实施例。更确切地说，运些实施例被提供使得本 公开将是彻底的和完整的，并且将本发明的范围充分地传达给本领域技术人员。附图不一 定成比例，并且在某些情况下，比例可W被放大W清楚地图示实施例的特征。贯穿本公开， 相同的附图标记在本发明的各种附图和实施例中直接对应于相同的部分。还要注意的是， 在该说明书中，"连接/禪接"不仅指一个组件直接禪接另一个组件，还指通过中间组件间接 禪接另一个组件。另外，只要在句子中未明确提及，单数形式可W包括复数形式。应当容易 理解的是，本公开中的"在……上"和"在……之上"的含义应当W最广义的方式来解释，从 而"在……上"不仅意味着"直接在"某物"上"，还意味着通过其间的中间特征或层而"在" 某物"上"，并且"在……之上"不仅意味着直接在某物的顶部上，还意味着通过其间的中间 特征或层而在某物的顶部上。当第一层被称为"在"第二层"上"或者"在"衬底"上"时，其 不仅指第一层直接形成在第二层或衬底上的情况，还指第=层存在于第一层与第二层或衬 底之间的情况。
[0068] 图3是示意性图示根据本发明的实施例的半导体存储系统10的框图。 W例图4A是图示图3中示出的半导体存储系统10的详细框图。 阳070] 图4B是图示图4A中示出的存储块211的电路图。
[0071] 图5是图示图4A中示出的存储器控制器100的操作的流程图。
[0072] 参照图3和图5,半导体存储系统10可W包括半导体存储器件200和存储器控制 器 100。
[0073] 半导体存储器件200可W在存储器控制器100的控制下执行擦除操作、编程操作 和读取操作中的一个或更多个。半导体存储器件200可W通过输入/输出线来接收命令 CMD、地址A孤R和数据DATA。半导体存储器件200可W通过电源线来接收电源PWR W及通 过控制线来接收控制信号CT化。控制信号CT化可W包括命令锁存使能（化巧信号、地址锁 存使能（AL巧信号、忍片使能脚）信号、写入使能（WE)信号、读取使能触）信号等。
[0074] 存储器控制器100可W控制半导体存储器件200的全部操作。存储器控制器100 可W包括用于校正错误位的ECC单元130。ECC单元130可W包括ECC编码器131和ECC 解码器133。
[00巧]ECC编码器131可W对要被编程在半导体存储器件200中的数据执行错误校正编 码，W输出添加有奇偶位的数据。奇偶位可W被储存在半导体存储器件200中。
[0076] ECC解码器133可W对从半导体存储器件200读取的数据执行错误校正解码。ECC 解码器133可W确定错误校正解码是否成功，并且可W基于确定结果来输出指示信号。ECC 解码器133可W使用在ECC编码时产生的奇偶位来校正数据的错误位。 阳077] 当错误位的数量超过ECC单元130的错误校正能力时，ECC单元130可W不校正 错误位。在运种情况下，ECC单元130可W产生错误校正失败信号。
[007引 ECC单元130可W通过编码调制（诸如低密度奇偶校验（LDPC，low-density pa;rit5f-check)码、博斯-乔赫里-霍克文黑姆度CH，Bose-Qiau化uri-Hocquen曲em)码、 满轮码、里德-索罗口巧S，Reed-Solomon)码、卷积码、递归系统卷积巧SC)码、格形编码调 制（TCM)、块编码调制度CM)等）来校正错误。ECC单元130可W包括用于错误校正的所有 电路、系统或设备。
[0079] 根据本发明的实施例，ECC单元130可W使用硬判决数据化ard decision data) 和软判决数据（soft decision data)来执行错误位校正操作。
[0080] 存储器控制器100和半导体存储器件200可W被集成在单个半导体器件中。例如， 存储器控制器100和半导体存储器件200可W被集成在诸如固态驱动器（SSD)的单个半导 体器件中。固态驱动器可W包括用于将数据储存在半导体存储器中的储存设备。当半导体 存储系统10用在SSD中时，可W改善禪接至半导体存储系统10的主机（未示出）的操作 速度。
[0081] 例如，存储器控制器100和半导体存储器件200可W被集成在单个半导体器件中 W构成存储卡，诸如个人计算机存储卡国际协会（PCMCIA)的PC卡、紧凑型闪存（CF)卡、 智能媒体（SM)卡、记忆棒、多媒体卡（MMC)、缩小尺寸多媒体卡巧S-MMC)、微型尺寸版本的 MMC (微型MMC)、安全数字（SD)卡、迷你安全数字（迷你 SD)卡、微型安全数字（微型SD) 卡、安全数字大容量（SDHC)和通用闪速储存器OJF巧。
[0082] 再例如，半导体存储系统10可W被提供为包括电子设备（诸如计算机、超移动 PC0JMPC)、工作站、网络本、个人数字助手（PDA)、便携式计算机、网络平板电脑、无线电话、 移动电话、智能电话、电子书阅读器、便携式多媒体播放器（PMP)、便携式游戏机、导航设备、 黑厘子、数字相机、数字多媒体广播值MB)播放器、=维电视、智能电视、数字录音机、数字 音频播放器、数字图像记录仪、数字图像播放器、数字录像机、数字视频播放器、数据中屯、的 储存设备、能够在无线环境中收发信息的设备、家庭网络的电子设备中的一种、计算机网络 的电子设备中的一种、远程信息处理网络的电子设备中的一种、射频识别（RFID)设备或计 算系统的电子设备中的一种）的各种元件中的一种。
[0083] 参照图4A，存储器控制器100可W包括储存单元IlOXPU 120、ECC单元130、主机 接口（1/巧140、存储器接口（1/巧150、系统总线160和对数似然比化LR, log Ukelihood ratio)管理（MGT)单元170。储存单元110可W操作作为CPU 120的工作存储器。
[0084] 主机接口 140可W通过各种接口协议（诸如通用串行总线扣SB)、多媒体卡 (MMC)、外设组件互连快速（PCI-E)、小型计算机系统接口（SCSI)、串行连接SCSI (SA巧、串 行高级技术附件（SATA)、并行高级技术附件（PATA)、增强型小型磁盘接口巧SDI)和集成驱 动电路（IDE))中的一种或更多种与主机通信。
[0085] ECC单元130可W检测和校正包括在从半导体存储器件200读取的数据中的错误。 存储器接口 150可W与半导体存储器件200接口。CPU 120可W执行各种控制操作。
[0086] LLR管理单元170可W确定是否更新在软判决ECC解码操作成功时使用的LLR表 格，在需要时可W更新LLR表格，W及可W确定在下一软判决ECC解码操作中要使用LLR表 格中的哪一个LLR表格。LLR表格可W被储存在储存单元110和LLR管理单元170中的一 个中。LLR管理单元170可W安装在ECC单元130中。
[0087] 半导体存储器件200可W包括存储单元阵列210、控制电路220、电压供应单元 230、电压传送单元240、读取/写入电路250和列选择单元260。
[0088] 存储单元阵列210可W包括多个存储块211。用户数据可W被储存在存储块211 中。
[0089] 参照图4B，存储块211可W包括分别禪接至位线BLO至BLm-I的多个单元串221。 每列的单元串221可W包括一个或更多个漏极选择晶体管DST和一个或更多个源极选择晶 体管SST。多个存储单元MCO至MCn-I (或存储单元晶体管）可W串行禪接在选择晶体管 DST和SST之间。存储单元MCO至MCn-I中的每个可W由在每个单元中储存多位的数据信 息的多电平单元（MLC)形成。单元串211可W分别电禪接至位线BLO至BLm-1。
[0090] 图4B示例性地图示包括与非（NAND)型闪速存储单元的存储块211。然而，半导体 存储器件200的存储块211不局限于NAND闪速存储器，而是可W包括或非（NOR)型闪速存 储器、其中组合两种或更多种类型的存储单元的混合闪速存储器W及其中控制器被嵌入存 储忍片内部的一体NAND闪速存储器（one-NAND flash memcxry)。半导体器件的操作特性可 W应用至其中电荷储存层由绝缘层形成的电荷捕获闪存（CTF) W及其中电荷储存层由导 电浮栅形成的闪速存储器件。
[0091] 返回参照图4A，控制电路220可W控制与半导体存储器件200的编程操作、擦除操 作和读取操作有关的全部操作。
[0092] 根据操作模式，电压供应单元230可W将字线电压（例如，编程电压、读取电压和 通过电压）提供给相应的字线，并且可W将电压提供给块体（例如，其中形成有存储单元的 阱区）。电压供应单元230的电压产生操作可W在控制电路220的控制下执行。
[0093] 电压供应单元230可W产生用于产生多个读取数据的多个可变读取电压。
[0094] 电压传送单元240可W选择存储单元阵列210的存储块211 (或扇区）中的一个， 并且可W在控制电路220的控制下选择选中存储块的字线中的一个。电压传送单元240可 W在控制电路220的控制下将从电压供应单元230产生的字线电压提供给选中字线或未选 中字线。
[0095] 读取/写入电路250可W由控制电路220控制，并且可W根据操作模式来操作为 感测放大器或写入驱动器。例如，在验证/读取操作期间，读取/写入电路250可W操作为 用于从存储单元阵列210读取数据的感测放大器。在读取操作期间，列选择单元260可W 基于列地址信息来将从读取/写入电路250读取的数据输出至外部（例如，存储器控制器 100)。另一方面，在验证操作期间，读取数据可W被提供至包括在半导体存储器件200中的 通过/失败验证电路（未图示），W及可W用于确定存储单元的编程操作是否成功。
[0096] 在编程操作期间，读取/写入电路250可W操作为用于基于要被储存在存储单元 阵列210中的数据来驱动位线的写入驱动器。在编程操作期间，读取/写入电路250可W 从缓冲器（未图示）接收要被写入在存储单元阵列210中的数据，并且可W基于接收到的 数据来驱动位线。为此，读取/写入电路250可W包括分别与列（或位线）或列对（或位 线对）相对应的多个页缓冲器（PB)251。多个锁存器可W包括在页缓冲器251的每个中。
[0097] 参照图4A和图5,存储器控制器100的操作可W包括第一 ECC解码步骤S510,并 且可W另外包括第二ECC解码步骤S530。
[0098] 例如，第一 ECC解码步骤S510可W是对预定长度的数据的硬判决ECC解码，预定 长度的数据通过硬读取电压Vhd从存储块211的存储单元读取。第一 ECC解码步骤S510可 W包括步骤S511至步骤S515。
[0099] 例如，第二ECC解码步骤S530可W是在第一 ECC解码步骤S510的硬判决ECC解 码最终失败时，通过使用硬读取电压Vhd周围的软读取电压V SD来形成软判决数据而对数据 进行的软判决ECC解码。第二ECC解码步骤S530可W包括步骤S531至步骤S535。
[0100] 在步骤S511，可W通过硬读取电压Vhd从半导体存储器件200读取数据。存储器 控制器100可W将读取命令和地址提供给半导体存储器件200。半导体存储器件200可W 响应于读取命令和地址来使用硬读取电压Vhd从其读取数据。读取数据可W提供给存储器 控制器100。 阳101] 在步骤S513,可W执行作为第一 ECC解码的硬判决ECC解码。ECC单元130可W 通过使用错误校正码来对通过硬读取电压Vhd从半导体存储器件200读取的数据（W下"硬 读取数据"）执行硬判决ECC解码。
[0102] 在步骤S515,可W确定硬判决ECC解码是成功还是失败。目P，在步骤S515处，可 W确定在步骤S513处通过硬判决ECC解码从硬读取数据解码的数据（W下"硬读取解码数 据"）的错误是否被校正。例如，存储器控制器100可W通过使用奇偶校验矩阵来确定硬读 取解码数据的错误是否被校正。例如，当奇偶校验矩阵与硬读取解码数据的乘积结果是零 向量（时，可W确定硬读取解码数据被校正。另一方面，当奇偶校验矩阵与硬读取解 码数据的乘积结果不是零向量（"如'）时，可W确定硬读取解码数据未被校正。 阳103] 当作为步骤S515的确定结果而确定硬读取解码数据被校正时，可W在步骤S520 处确定在步骤S511处通过硬读取电压Vhd的读取操作成功，并且存储器控制器100的操作 可W结束。硬读取解码数据现在可W是错误校正的数据，并且可W向外提供或者用在存储 器控制器100中。
[0104] 当作为步骤S515的确定结果而确定硬读取解码数据未被校正时，可W执行第二 ECC解码步骤S530。
[01化]在步骤S531，可W通过软读取电压Vsd从半导体存储器件200读取数据。例如，可 W对通过硬读取电压Vhd对其执行第一 ECC解码步骤S510的存储单元执行通过软读取电压 Vsd的额外读取操作。软读取电压V SD可W具有与硬读取电压V HD不同的电平。 阳106] 在步骤S533,可W执行作为第二ECC解码的软判决ECC解码。可W基于包括硬读 取数据和通过软读取电压Vsd从存储单元读取的软读取数据的数据来执行软判决ECC解码。 硬读取电压Vhd和软读取电压V SD可W具有不同的电平。 阳107] 例如，半导体存储器件200的存储单元MCO至MCn-I中的每个可W属于包括7个 编程状态Pl至P7和1个擦除状态E的阔值电压分布中的一个。 阳10引硬读取电压Vhd可W具有在多个状态巧和Pl至P7)的2个相邻状态之间的电平。 软读取电压Vsd中的每个（其不同于硬读取电压V J可W具有在多个状态巧和Pl至P7) 的2个相邻状态之间的电平。
[0109] 通过硬读取电压Vhd从存储单元MCO至MCn-I读取的硬读取数据W及通过软读取 电压Vsd从存储单元MCO至MCn-I读取的软读取数据可W具有不同的值。例如，在存储单元 MCO至MCn-I中可W存在具有比正常逻辑状态的阔值电压分布高或低的阔值电压的尾存储 单元（tailed memcxry cell)。通过硬读取电压Vhd从尾存储单元读取的硬读取数据W及通 过软读取电压Vsd从尾存储单元读取的软读取数据可W具有不同的值。当执行通过软读取 电压Vsd的额外读取操作W及通过硬读取电压V HD的读取操作时，可W获得有关于存储单元 MCO至MCn-I (即，尾存储单元）的阔值电压的额外信息。
[0110] 当获得额外信息时，存储单元MCO至MCn-I的数据属于第一状态（即，"1")或第 二状态（即，"0")的概率（即，似然比）可W增加。即，ECC解码的可靠性可W增加。存储 器控制器100可W基于通过硬读取电压Vhd的硬读取数据W及通过软读取电压V SD的软读取 数据来执行软判决ECC解码。 阳111] 在步骤S535,可W确定软判决ECC解码是成功还是失败。目P，在步骤S535,可W确 定在步骤S533处通过软判决ECC解码而从软读取数据解码的数据（W下"软读取解码数 据"）的错误是否被校正。例如，存储器控制器100可W通过使用奇偶校验矩阵来确定软读 取解码数据的错误是否被校正。例如，当奇偶校验矩阵与软读取解码数据的乘积结果是零 向量（时，可W确定软读取解码数据被校正。另一方面，当奇偶校验矩阵与软读取解 码数据的乘积结果不是零向量（"如'）时，则可W确定软读取解码数据未被校正。
[0112] 在第一 ECC解码步骤S510期间的奇偶校验矩阵与硬读取解码数据的乘积处理可 W与在第二ECC解码步骤S530期间的奇偶校验矩阵与软读取解码数据的乘积处理相同。
[0113] 当作为步骤S535的确定结果而确定软读取解码数据被校正时，可W在步骤S520 确定在步骤S531处通过软读取电压Vsd的读取操作成功，并且存储器控制器100的操作可 W结束。软读取解码数据现在可W是错误校正的数据，并且可W向外提供或者用在存储器 控制器100中。
[0114] 当作为步骤S535的确定结果而确定软读取解码数据未被校正时，可W在步骤 S540确定存储器控制器100对存储单元MCO至MCn-I的读取操作最终失败，并且存储器控 制器100的操作可W结束。 阳115] 图6A是图示由泰纳图（tanner graph)表示的LDPC解码的示意图。 阳116] 图她是图不LDPC码的不意图。
[0117] 图6C是图示根据LDPC解码的校验子校验（syn化ome check)处理的示意图。
[0118] 错误效验码巧CC)通常用在储存系统中。在储存设备中出现的各种物理现象导致 恶化储存信息的噪音效应。错误校正编码方案可W用于保护储存信息避免错误。运通过在 将信息储存在存储器件中之前将信息编码来完成。编码处理通过将冗余添加至信息来将信 息位序列变换为码字。然后可W使用该冗余来通过解码处理从可能恶化的码字恢复信息。
[0119] 在迭代编码方案中，码被构造为几个简单构成码的串接，并且通过在接收简单构 成码的解码器之间交换信息而基于迭代解码算法来解码。通常，码可W使用描述构成码之 间的互连的二部图化ipartite graph)或泰纳图来定义。在运种情况下，解码可W被视为 通过图形边缘的迭代消息。
[0120] 迭代码可W包括低密度奇偶校验（LDPC)码。LDPC码是由稀疏奇偶校验矩阵H定 义的线性二元分组码（linear binary block code)。 阳121] 参照图6A，LDPC码具有奇偶校验矩阵，其中，奇偶校验矩阵在每行和每列中包括 非常少量的LLDPC码的结构可W通过泰纳图来定义，其中，泰纳图包括校验节点610、可变 节点620和用于连接校验节点610与可变节点620的边缘615。在校验节点处理之后从校 验节点610发送至可变节点620的值变为校验节点消息615A，在可变节点处理之后从可变 节点620发送至校验节点610的值变为可变节点消息615B。
[0122] 初始消息是由可变节点620处理的输入对数似然比化LR)。之后将详细描述化R。
[0123] 基于"和-积"算法通过迭代解码来执行LDPC码的解码处理。可W基于作为和-积 算法的简化版本的诸如"最小和"算法的次优消息传递算法（suboptimal message-passing algorithm)来提供解码方法。
[0124] 例如，参照图她，LDPC码的泰纳图包括：表示LDPC码的奇偶校验等式的5个校验 节点610、表示码符号的10个可变节点620、W及表示校验节点610与可变节点620之间的 关系的边缘615。边缘615将每个校验节点610连接至可变节点620中的相对应的可变节 点620,可变节点620表示包括在由校验节点610表示的奇偶校验等式中的码符号。图6B 示例性图示规则LDPC码，其中禪接至校验节点610中的每个的可变节点620的数量固定为 4,禪接至可变节点620中的每个的校验节点610数量固定为2。
[0125] 图6C示出与泰纳图相对应的奇偶校验矩阵H。奇偶校验矩阵H与奇偶校验等式的 图形表示相类似。在奇偶校验矩阵H中，在行和列二者中都包括相同数量的1。目P，奇偶校 验矩阵H的每列具有同每个可变节点620与校验节点610之间的连接相对应的两个1，每行 具有同每个校验节点610与可变节点620之间的连接相对应的四个1。 阳126] 通过迭代在泰纳图中的可变节点620与校验节点610之间交换消息（在每个节点 中产生和更新）的处理来执行解码LDPC码的处理。在运种情况下，每个节点基于和-积算 法或类似的次优算法来更新消息。
[0127] 对具有预定长度的数据（通过第一硬读取电压Vhd从存储块211的存储单元读取） 的LDPC解码可W包括多个迭代，每个迭代包括校验节点610的更新、可变节点620的更新 W及在可变节点620的初始更新之后的校验子校验。在单个迭代之后，当校验子校验的结 果满足预定条件时，LDPC解码可W结束。当校验子校验的结果不满足预定条件时，可W对 存储块211的存储单元执行另一单个迭代。迭代次数可W局限于最大读取计数。当校验子 校验的结果不满足预定条件直到迭代次数达到最大读取计数为止时，对数据的LDPC解码 可W被确定为ECC解码失败。
[0128] 参照图6C，校验子校验是识别奇偶校验矩阵H与向量"X"的乘积结果化t是否满 足预定条件的处理，其中，向量"1"通过更新可变节点620而获得。当奇偶校验矩阵H与向 量"1"的乘积结果松变成零向量（"0")时，贝峨积结果化可W被评估为满足预定条件。 阳129] 图6C示出校验子校验处理。图6C示例性示出非零向量"01000"作为乘积结果 吧t，因此图6C示出了校验子校验不满足预定条件并且应当执行另一单个迭代。 阳130] 图7A是图示存储单元的阔值电压分布的各个形态W及与阔值电压分布相对应的 合适的LLR值的示意图。 阳13U 图7B是图示根据本发明的实施例的LLR值的更新的示意图。
[0132]图7C是图示根据本发明的实施例的获得每个LLR值的错误位的数量和非错误位 的数量的处理的示意图。
[0133] 如上面参照图5所描述的，第二ECC解码步骤S530可W是在第一 ECC解码步骤 S510的硬判决ECC解码最终失败时，通过使用硬读取电压Vhd周围的软读取电压Vsd来形成 软判决数据而对数据进行软判决ECC解码的步骤。
[0134] 可W通过多个软读取电压Vsd来执行软判决ECC解码，每个软读取电压V SD在电压 电平上与预定硬读取电压VJ'司隔开不同的量化间距的量。例如，低密度奇偶校验（LDPC) 解码（是适用于NAND闪速存储器件的软判决ECC解码技术中的一种）通过基于软读取数 据或对数似然比化LR) W迭代方式来执行软判决ECC解码而具有很好的性能。
[0135] 在LDPC解码期间，可W通过多个软读取电压Vsd经由对存储单元的读取操作来产 生LLR，其中，每个软读取电压Vsd具有距离预定硬读取电压V HD的不同的量化间隔。
[0136] 图7A示例性图示存储单元的阔值电压分布W及用于读取储存在存储单元中的数 据的读取电压。读取电压示例性地包括单个预定硬读取电压（"读取偏压"）和六个软读取 电压VsD，每个软读取电压Vsd具有距离预定硬读取电压（"读取偏压"）的不同的量化间隔。 六个软读取电压Vsd形成与屯个LLR值相对应的屯个软电平部分，屯个LLR值是范围从-3 到3的整数。软读取电压Vsd的电平或软电平可W分别通过量化间隔的大小来确定。 阳137] 另外，图7A示例性示出与阔值电压分布的各个形态相对应的合适的LLR值。化R 值可W表示从存储单元读取的数据是"1"或"0"的概率指数，并且可W由式1表示。
[0138][式 U 阳 139]
[0140] 当由式1表示的LLR值是正数时，读取数据是"0"的概率相对高。当LLR值是负数 时，读取数据是"1"的概率相对高。LLR值的大小表示概率的可靠性。LLR值的大小越大， 概率的可靠性越大。 阳141] 例如，如图7A所示，与比预定硬读取电压（"读取偏压"）低的阔值电压分布相对 应的负LLR值可W表示通过比预定硬读取电压（"读取偏压"）低的读取电压读取的数据具 有为"1"的更高概率。另一方面，与比预定硬读取电压（"读取偏压"）高的阔值电压分布 相对应的正LLR值可W表示通过比预定硬读取电压（"读取偏压"）高的读取电压读取的数 据具有为"0"的更高概率。
[0142] 直观地，相对难W确定通过图7A的阔值电压分布的重叠部分的读取电压读取的 数据是"0"还是"1"，并且难W相信确定结果具有好的可靠性。另一方面，确定通过图7A的 阔值电压分布的非重叠部分的读取电压读取的数据是"0"还是"1"相对容易，并且容易相 信确定结果具有好的可靠性。 阳143] 可靠性由LLR值的大小来表示。例如，如图7A所示，随着阔值电压分布重叠更多， LLR值的大小变得更小，并且随着阔值电压分布重叠更少，LLR值的大小变得更大。
[0144] 例如，用于读取数据的LLR值可W用在LDPC解码处理中。用于读取数据的LLR值 可W用作W上参照图6A至图6C所描述的LDPC解码处理的输入值。LDPC解码处理假设： 在读取数据有错误时，LLR值的大小更小。因此，当参照图6A至图6C描述的单个迭代失败 时，存储器控制器100可W基于单个迭代的结果来改变LLR值，并且可W基于改变的LLR值 来再次执行单个迭代W用于错误校正。
[0145] 可W在假设存储单元的阔值电压分布的初始形态的情况下确定初始LLR值。例 如，如图7A所示，对于具有"寿命起点（S化)"状态的存储单元的阔值电压分布，软电平部分 可W位于阔值电压分布的重叠部分的中屯、上。 阳146] 阔值电压分布的初始形态可W通过存储单元特性的劣化而变得变形或扭曲。在运 种情况下，采用初始LLR值的错误校正不会成功。由于各种原因，阔值电压分布可W变形或 扭曲，诸如图7A中示例性地示出的"受压分布"、"偏移分布"和"非对称分布"。应当根据阔 值电压分布的变形或扭曲来更新软电平部分和对应的LLR值。通过根据阔值电压分布的变 形或扭曲而更新的LLR值的错误校正可W具有比通过初始LLR值的错误校正更高的成功机 会。
[0147] 可W基于预定硬读取电压（"读取偏压"）来改变软电平部分，硬读取电压（"读 取偏压"）可W根据阔值电压分布的变形或扭曲来确定。
[0148] 图7B示例性图示当存在存储单元的阔值电压分布的变形或扭曲时，根据本发明 的实施例的更新软电平部分的LLR值的处理。 阳149] 参照图7B，缺省LLR值（"缺省化R")被示例性地设置为范围为从-3到3的屯个 整数，屯个整数分别对应于屯个软电平部分。
[0150] 当存储器控制器100对来自具有如图7B所示的变形或扭曲的阔值电压分布的存 储单元的读取数据执行ECC解码操作时，对于与软电平部分相对应的相应LLR值来讲，读取 数据的二进制位可W被分类为错误位和非错误位。存储器控制器100可W通过将缺省化R 值（"缺省化R")分配至读取数据的每个二进制位来对读取数据执行ECC解码操作，并且 可W将读取数据的每个二进制位确定为错误位和非错误位中的一个。从读取数据检测到错 误位并非意味着ECC解码操作的失败，ECC解码操作可W通过检测到的错误位的错误校正 而成功。 阳151] 图7B示例性地图示作为ECC解码操作的结果的对于分别与软电平部分相对应的 每个LLR值来讲的错误位的数量（"错误位的#")和非错误位的数量（"非错误位的#")。 图7C示例性地图示针对分别与软电平部分相对应的每个LLR值来获得错误位的数量（"错 误位的#")和非错误位的数量（"非错误位的#")的处理。 阳15引参照图7C，例如，当从存储单元读取的数据（"读取数据"）的二进制位是"0 1 1 0 0 1 0 1 1"时，存储器控制器100可W通过将值"3 -3 -1 1 0 -2 3 -1 -2"作为缺省 LLR值（"缺省化R")的对应缺省LLR值（"对应化R")分配至读取数据（"0 1 1 0 0 1 0 1 1")的相应的二进制位，来对读取的数据（"读取数据"）的二进制位执行ECC解码操 作或LDPC解码操作，并且可W将读取数据的每个二进制位确定为错误位和非错误位中的 一个。当作为LDPC解码操作的结果的解码的数据（"解码数据"）是"0 1 1 1 0 1 0 0 1" 时，对于被分别分配至二进制位的缺省LLR值中的每个，可W获得错误位的数量（"错误位 的#")和非错误位的数量（"非错误位的#")。例如，图7C图示对于被分配的缺省LLR值 ("缺省LLR") "-1"来讲的错误位的数量（"错误位的#")和非错误位的数量（"非错误 位的#")分别是"1"。 阳153] 返回参照图7B，根据本发明的实施例，可W基于获得的错误位的数量（"错误位的 #")和非错误位的数量（"非错误位的#")来更新LLR值。图7B示例性地图示值"-2. 52 -0. 95 -0. 28 0. 10 0. 78 1. 73 2. 70"作为更新LLR值（"估计新化R")。图7B中图示的 整数LLR值（"新化R(3位整数）"）可W通过将更新LLR值（"估计新化R")四舍五入从 更新化R("估计新化R")获得。
[0154] 根据本发明的实施例，可W通过式2来更新LLR值。
[0155] [式引 阳 156]
[0157] 式2的结果可W表示LLR值，LLR值可W通过W上参照图5描述的软判决ECC解 码来估计。
[0158] 如上所述，可W通过多个软读取电压Vsd来执行软判决ECC解码，每个软读取电压 Vs庙电压电平上与预定硬读取电压V J司隔开不同的量化间隔的量。因此，存储器控制器 100可W运样执行软判决ECC解码，即：使用多个软读取电压Vsd来执行多个软读取操作；确 定来自存储单元的读取数据的二进制位所属的软电平部分；W及将与确定的软电平部分相 对应的LLR值分配至读取数据的二进制位。
[0159] 可W根据式3来估计要被分配至读取数据的二进制位的LLR值，式3基于式1。 阳160][式引
[0161]
[0162] 式3可W巧不刃h旧的A 4。
[0163] 图7B示例性图示与范围为从-3到3的屯个整数化R值相对应的屯个软电平部分。 屯个软电平部分由六个软读取电压Vsd形成，每个软读取电压V SD在电压电平上与预定硬读 取电压（"读取偏压"）间隔开不同的量化间隔的量。例如，作为ECC解码结果的被分配值 为"-2"的缺省LLR值（"缺省化R")的二进制位之中，错误位的数量（"错误位的#")是 25,非错误位的数量（"非错误位的#")是225。直观地，在对应于值为"-2"的缺省LLR值 ("缺省化R")并在电压电平上低于预定硬读取电压（"读取偏压"）的软电平部分中，被 确定为"1"的位是非错误位，被确定为"0"的位是错误位。
[0164] 在电压电平比预定硬读取电压（"读取偏压"）低的负缺省LLR值（"缺省化R") 的软电平部分中，被确定为"1"的位是非错误位，被确定为"0"的位是错误位。类似地，在 电压电平比预定硬读取电压（"读取偏压"）高的正缺省LLR值（"缺省化R")的软电平部 分中，被确定为"1"的位是错误位，被确定为"0"的错误位是非错误位。
[0165] 因此，使用被确定为"0"和"1"的位的数量的式3可W被表示为使用错误位和非 错误位的数量的式4。 阳 166][式 4] 阳 167]
[0168] 结果，根据本发明的实施例，存储器控制器100可W通过分别将缺省LLR值（"缺 省化R")分配至读取数据的二进制位来执行软判决ECC解码。结果，存储器控制器100可 W通过针对被分配的缺省LLR值（"缺省化R")的错误位的数量（"错误位的#")和非错 误位的数量（"非错误位的#") W及式2或式4来更新LLR值。 阳169] 例如，如图7B所示，当在作为ECC解码的结果的被分配值为"-2"的缺省LLR值 ("缺省化R")的二进制位之中，错误位的数量（"错误位的#")是25而非错误位的数量 ("非错误位的#")是225时，缺省LLR值（"缺省化R")的值"-2"可W被更新为值95" 作为更新LLR值（"估计新化R")，或者被更新为值"-1"作为整数LLR值（"新化R(3位 整数）"）。 阳170] 图8A是图示根据本发明的实施例的存储器控制器100的操作的流程图。 阳171] 图8A中图示的操作可W对应于W上参照图5描述的第二ECC解码步骤S530。例 如，图8A中图示的操作可W是在第一 ECC解码步骤S510的硬判决ECC解码最终失败时，通 过形成针对软读取电压Vsd的软判决数据而对数据进行的软判决ECC解码操作。
[0172] 在步骤S811，存储器控制器100可W例如通过与W上参照图7A至图7C描述的屯 个软电平部分相对应的六个软读取电压Vsd来从半导体存储器件200读取数据。例如，存储 器控制器100可W使用软读取电压Vsd对使用硬读取电压V HD对其执行第一 ECC解码步骤 S510的存储单元执行额外读取操作。软读取电压Vsd可W具有与硬读取电压V HD不同的电 平。存储器控制器100可W通过使用与软电平部分相对应的多个软读取电压Vsd执行多个 软读取操作，来确定读取数据的位属于软电平部分中的哪一个。 阳17引在步骤S813,存储器控制器100可W通过参考缺省LLR表化RTwu来将缺省LLR值 分别分配至步骤S811的读数数据的二进制位。缺省LLR表化RTwu可W定义分别分配给软 电平部分的缺省LLR值。缺省LLR表化RTwu可W被储存在储存单元110和LLR管理单元 170中的一个中。
[0174] 在步骤S815,存储器控制器100可W基于被分配至读取数据的二进制位的缺省 LLR值来执行软判决ECC解码操作。可W由ECC单元130来执行软判决ECC解码操作。可 W基于包括对其执行硬判决ECC解码的硬读取数据W及通过软读取电压Vsd从存储单元读 取的软读取数据的数据来执行软判决ECC解码操作。硬读取电压Vhd和软读取电压V SD可W 具有不同的电平。当通过软读取电压Vsd的额外读取操作W及通过硬读取电压V HD的读取操 作被执行时，可W获得有关于存储单元的阔值电压的额外信息。当获得额外信息时，存储单 元的数据属于第一状态（即，"1")或第二状态（即，"0")的概率（即，似然比）可W增大。 即，ECC解码的可靠性可W提高。存储器控制器100可W基于通过硬读取电压Vhd的硬读取 数据W及通过软读取电压Vsd的软读取数据来执行软判决ECC解码操作。 阳1巧]在步骤S817，可W判断软判决ECC解码是成功还是失败。目P，在步骤S817，可W判 断在步骤S815通过软判决ECC解码从软读取数据解码的软读取解码数据的错误是否被校 正。例如，存储器控制器100可W通过使用奇偶校验矩阵来确定软读取解码数据的错误是 否被校正。例如，当奇偶校验矩阵与软读取解码数据的乘积结果是零向量（"如'）时，可W 确定软读取解码数据被校正。另一方面，当奇偶校验矩阵与软读取解码数据的乘积结果不 是零向量（时，可W确定软读取解码数据未被校正。
[0176] 当作为步骤S817的判断结果而确定软读取解码数据被校正时，在步骤S819可W 确定在步骤S811通过软读取电压Vsd的读取操作成功。
[0177] 当在步骤S819确定步骤S815处的软判决ECC解码操作成功时，存储器控制器100 的LLR管理单元170可W在步骤S821确定是否产生或更新更新LLR表格化RTwdt。更新 LLR表格化RTupdt可W定义如W上参照图7B所描述的更新LLR值（"估计新化R")或整数 LLR值（"新LLR(3位整数）"）。例如，LLR管理单元170可W基于W下因素中的一个或更 多个来确定是否产生或更新更新LLR表格化RTupdt: (1)作为步骤S815的软判决ECC解码 操作的成功结果的读取数据中的错误校正位的数量（即，步骤S811处的读取数据的错误位 之中的通过软判决ECC解码操作而校正的位的数量）；（2)在步骤S815的软判决ECC解码 操作成功W前软读取操作的数量；W及（3) W上参照图6C描述的LDPC解码操作的迭代次 数。例如，当考虑错误校正位的数量而软读取操作的数量W及LDPC解码操作的迭代次数中 的一个或更多个相对大时，LLR管理单元170可W确定产生或更新更新LLR表格化RTwdt。 例如，当对于预定数量的错误校正位来讲，软读取操作的数量W及LDPC解码操作的迭代次 数中的一个或更多个大于预定阔值时，LLR管理单元170可W确定产生或更新更新LLR表 格化 RTupdt。 阳178] 当作为步骤S821的结果而确定不产生或更新更新化R表格化RTwdt时，软判决ECC 解码可W结束。软读取解码数据现在可W是错误校正的数据，并且可W向外提供或用在存 储器控制器100中。
[0179] 例如，当作为步骤S821的结果而确定产生或更新更新LLR表格化RTupdt时，如果 更新LLR表格化RTwdt已经产生，则LLR管理单元170在步骤S823处可W更新更新LLR表 格化RTupdt,如果更新LLR表格化RTupdt还未产生，则LLR管理单元170可W产生更新LLR表 格化RTwdt。再例如，当作为步骤S821的结果而确定产生或更新更新LLR表格化RTwdt时， LLR管理单元170在步骤S823处可W更新初始储存的更新LLR表格化RTwdt。更新LLR表 格化RTwdt可W储存在储存单元no和LLR管理单元170中的一个中。
[0180] 在步骤S823,可W根据上述式2来产生或更新更新LLR表格化RTwdt。 阳181] 当作为步骤S817的判断结果而确定软读取解码数据未被校正时，则在步骤S825， 存储器控制器100可W确定被分配至步骤S811的读取数据的每个位的LLR值是否来自更 新LLR表格化RTwdt。根据本发明的实施例，当确定使用缺省LLR表格化RTwu的LLR值的 软判决ECC解码操作失败时，可W使用更新LLR表格化RTwdt的LLR值来额外执行软判决 ECC解码操作。在步骤S825,存储器控制器100可W确定步骤S815的当前软判决ECC解码 操作是否使用更新LLR表格化RTwdt的LLR值而被额外地执行。
[0182] 当在步骤S825确定步骤S815的当前软判决ECC解码操作被使用更新LLR表格 化RTwdt的LLR值来额外执行时，则在步骤S827可W确定在步骤S811通过软读取电压V SD 的读取操作最终失败，并且存储器控制器100的操作可W结束。 阳183] 当在步骤S825确定步骤S815的当前软判决ECC解码操作被使用缺省LLR表格 化RTdpu的LLR值来执行时，存储器控制器100在步骤S829可W将在步骤S823产生或更新 的更新化R表格化RTwdt的化R值分配至读取数据的二进制位，在此之后，存储器控制器100 可W重复步骤S815至步骤S827, W进行使用更新LLR表格化RTupdt的LLR值的另一软判决 ECC解码操作。
[0184] 图8B是图示根据本发明的实施例的存储器控制器100的操作的流程图。
[0185] 图8B中图示的操作可W对应于W上参照图5描述的第二ECC解码步骤S530。例 如，图8B中图示的操作可W是在第一 ECC解码步骤S510的硬判决ECC解码最终失败时，通 过形成针对软读取电压Vsd的软判决数据而对数据进行的软判决ECC解码操作。
[0186] 根据W上参照图8A描述的本发明的实施例，可W首先使用被分配至读取数据的 二进制位的缺省LLR表格化RTwu的LLR值来执行软判决ECC解码操作。当确定使用缺省 LLR表格化RTwu的LLR值的软判决ECC解码操作失败时，可W使用被分配至读取数据的二 进制位的更新LLR表格化RTwdt的LLR值来执行额外软判决ECC解码操作。 阳187] 如上所述，缺省LLR表格化RTwu可W定义被分别赋值给软电平部分的缺省化R 值，更新LLR表格化RTwdt可W定义分别针对软电平部分而更新的更新LLR值。
[0188] 根据参照图8B描述的本发明的实施例，可W首先使用被分配至读取数据的二进 制位的第一 LLR表格化RTk^t的LLR值来执行软判决ECC解码操作。第一 LLR表格化RT KCW 可W是缺省LLR表格化RTdflt和更新LLR表格化RT UPDT中的一个，第一 LLR表格化RT KCNT用 于最近成功的软判决ECC解码操作。
[0189] 当确定使用第一化R表格化RTk^t的软判决ECC解码操作失败时，可W使用被分配 至读取数据的二进制位的第二LLR表格化RT。?^的LLR值来执行软判决ECC解码操作。第 二LLR表格化RTdthek可W是缺省LLR表格化RT WU和更新LLR表格化RT UPDT中的另一个，第 二LLR表格化RTdthek不同于第一 LLR表格化RT KCNTO
[0190] 例如，半导体存储器件200的存储块211中的基本上彼此相邻的存储单元可W因 相似的劣化特性而具有基本上相似的阔值电压分布。因此，当被分配至当前成功的软判决 ECC解码操作的数据单元的化R值被再次分配至另一数据单元，W用于下一软判决ECC解码 操作时，下一软判决ECC解码操作的成功可能性可W提高。另一方面，半导体存储器件200 的存储块211中的彼此基本上远离的存储单元可W因不同的劣化特性而具有基本上不同 的阔值电压分布。因此，即使在对数据单元的当前软判决ECC解码操作成功之后，使用缺省 LLR表格化RTwu的缺省LLR值对远离该数据单元的另一数据单元进行下一软判决ECC解 码操作的成功可能性也可W比使用更新LLR表格化RTwdt的更新LLR值要高。 阳1川因此，使用不同于第一 LLR表格化RTrcnt的第二LLR表格化RT other的LLR值的软判 决ECC解码操作也可W成功。当确定使用第一 LLR表格化RTk^t的软判决ECC解码操作失 败时，可W使用第二LLR表格化RTwhw的LLR值来执行软判决ECC解码操作。 阳192] 在步骤S851，存储器控制器100可W例如通过对应于W上参照图7A至图7C描述 的屯个软电平部分的六个软读取电压Vsd来从半导体存储器件200读取数据。例如，存储器 控制器100可W使用软读取电压Vsd来对使用硬读取电压V HD对其执行第一 ECC解码步骤 S510的存储单元执行额外读取操作。软读取电压Vsd可W具有不同于硬读取电压Vhd的电 平。存储器控制器100可W通过使用对应于软电平部分的多个软读取电压Vsd执行多个软 读取操作来确定读取数据的位属于软电平部分中的哪一个。 阳19引在步骤S853,存储器控制器100可W通过参考第一 LLR表格化RTkcn冰将LLR值分 别分配至步骤S851的读取数据的二进制位。最初，缺省LLR表格化RTwu可W是第一化R 表格化RTkwt,更新LLR表格化RTupdt可W是第二LLR表格化RT DTHEK。第一 LLR表格化RTrcnt 和第二LLR表格化RTdthek可W被储存在储存单元110和LLR管理单元170中的一个中。 [0194] 在步骤S855,存储器控制器100可W基于被分配至读取数据的二进制位的第一 LLR表格化RTk^t的LLR值来执行软判决ECC解码操作。软判决ECC解码操作可W由ECC 单元130来执行。可W基于包括对其执行硬判决ECC解码的硬读取数据和通过六个软读取 电压Vsd从存储单元读取的软读取数据的数据来执行软判决ECC解码操作。硬读取电压V HD 和软读取电压Vsd可W具有不同的电平。当通过软读取电压V SD的额外读取操作W及通过 硬读取电压Vhd的读取操作被执行时，可W获得有关于存储单元的阔值电压的额外信息。当 获得额外信息时，存储单元的数据属于第一状态（即，"1")或第二状态（即，"0")的概率 (即，似然比）可W增加。目P，ECC解码的可靠性可W提高。存储器控制器100可W基于通 过硬读取电压Vhd的硬读取数据和通过软读取电压Vsd的软读取数据来执行软判决ECC解码 操作。 阳1巧]在步骤S857,可W确定软判决ECC解码成功还是失败。目P，在步骤S857,可W确定 在步骤S855通过软判决ECC解码从软读取数据解码的软读取解码数据的错误是否被校正。 例如，存储器控制器100可W通过使用奇偶校验矩阵来确定软读取解码数据的错误是否被 校正。例如，当奇偶校验矩阵与软读取解码数据的乘积结果是零向量（时，可W确定 软读取解码数据被校正。另一方面，当奇偶校验矩阵与软读取解码数据的乘积结果不是零 向量（时，可W确定软读取解码数据未被校正。 阳196] 当作为步骤S857的确定结果而确定软读取解码数据被校正时，在步骤S859可W 确定在步骤S851通过软读取电压Vsd的读取操作成功。 阳197] 当在步骤S859确定步骤S855处的软判决ECC解码操作成功时，在步骤S861，存 储器控制器100的LLR管理单元170可W确定是否更新更新LLR表格化RTwdt。例如，化R 管理单元170可W基于W下因素中的一个或更多个来确定是否更新更新LLR表格化RTwdt: (1) 作为步骤S855的软判决ECC解码操作的成功结果的读取数据中的错误校正位的数量 (即，步骤S851处的读取数据的错误位之中的通过软判决ECC解码操作校正的位的数量）； (2) 在步骤S855的软判决ECC解码操作成功W前软读取操作的数量；W及（3) W上参照图 6C描述的LDPC解码操作的迭代次数。例如，当考虑错误校正位的数量而软读取操作的数量 W及LDPC解码操作的迭代次数中的一个或更多个相对大时，LLR管理单元170可W确定更 新更新LLR表格化RTupdt。
[0198] 当作为步骤S861的结果而确定不更新更新LLR表格化RTwdt时，软判决ECC解码 可W结束。软读取解码数据现在可W是错误校正的数据，并且可W向外提供或用在存储器 控制器100中。
[0199] 例如，当作为步骤S861的结果而确定更新更新LLR表格化RTupdt时，在步骤S863， LLR管理单元170可W更新更新LLR表格化RTupdt。 阳200] 在步骤S863,可W根据上述式2来更新更新LLR表格化RTupdt。 阳201] 当作为步骤S857的确定结果而确定软读取解码数据未被校正时，在步骤S865,存 储器控制器100可W确定被分配至步骤S851的读取数据的每个位的LLR值是否来自第二 LLR表格化RTdthek。根据本发明的实施例，当确定使用第一 LLR表格化RTkwt的LLR值的软 判决ECC解码操作失败时，可W使用第二LLR表格化RTdthw的LLR值来额外执行软判决ECC 解码操作。在步骤S865,存储器控制器100可W确定步骤S855的当前软判决ECC解码操作 是否被使用第二LLR表格化RT。?^的LLR值来额外地执行。 阳202] 当在步骤S865确定步骤S855的当前软判决ECC解码被使用第二化R表格化RTcthek 的LLR值来额外地执行时，在步骤S867可W确定步骤S851处的通过软读取电压Vsd的读取 操作最终失败，并且存储器控制器100的操作可W结束。 阳203] 当在步骤S865确定步骤S855的当前软判决ECC解码操作被使用第一 LLR表格 LLRTkgw的LLR值来执行时，存储器控制器100在步骤S869可W将第二LLR表格LLRT DTHEK 的LLR值分配至读取数据的二进制位，在此之后，存储器控制器100可W重复步骤S855至 步骤S867, W进行使用第二LLR表格化RTdthek的LLR值的另一软判决ECC解码操作。
[0204] 图9是图4A中示出的存储单元阵列210的框图。 阳205] 参照图9,存储单元阵列210可W包括多个存储块BLKl至BLKh。存储块BLKl至 BLKh中的每个可W具有3D结构或垂直结构。例如，多个存储块BLKl至BLKh中的每个可W 包括沿第一方向至第=方向延伸的结构。 阳206] 多个存储块BLKl至BLKh中的每个可W包括沿第二方向延伸的多个NAND串NS。 多个NAND串NS可W沿第一方向和第S方向设置。NAND串NS中的每个可W禪接至位线化、 一个或更多个串选择线SSL-个或更多个接地选择线65^多个字线WL、一个或更多个虚 设字线DWL W及共源极线CSL。目P，多个存储块BLKl至BLKh中的每个可W禪接至多个位线 BL多个串选择线SSL多个接地选择线GSL多个字线WL、多个虚设字线DWL W及多个共源 极线C化。 阳207] 图10为图9中示出的多个存储块BLKl至BLKh中的一个存储块BLKi的透视图。 图11是沿图10中示出的存储块BLKi的1-1'线截取的剖面图。 阳20引参照图10和图11，存储块BLKi可W包括沿第一方向至第S方向延伸的结构。 阳209] 可W设置有衬底1111。例如，衬底1111可W包括通过第一类型杂质渗杂的娃材 料。例如，衬底1111可W包括通过P型杂质或P型阱（例如，袋状P阱）渗杂的娃材料。衬 底1111还可W包括围绕P型阱的n型阱。示例性描述了衬底1111为P型娃。然而，衬底 1111不局限于为P型娃。
[0210] 沿第一方向延伸的多个渗杂区1311至1314可W设置在衬底1111之上。例如，多 个渗杂区1311至1314可W具有与衬底1111的杂质不同的第二类型杂质。例如，多个渗杂 区1311至1314可W渗杂n型杂质。在该描述中，示例性描述了第一渗杂区1311至第四渗 杂区1314为n型。然而，第一渗杂区1311至第四渗杂区1314不局限于为n型。 阳211] 沿第一方向延伸的多个绝缘材料1112可W沿第二方向顺序设置在衬底1111的介 于第一渗杂区1311与第二渗杂区1312之间的区域之上。例如，多个绝缘材料1112和衬底 1111可W在第二方向上间隔开预定距离。在第二示例中，多个绝缘材料1112可W在第二方 向上彼此间隔开。在第=示例中，绝缘材料1112可W包括诸如氧化娃的绝缘体。
[0212] 多个柱体1113可W沿第一方向顺序设置在衬底1111的介于第一渗杂区1311与 第二渗杂区1312之间的区域之上，并且可W形成为沿第二方向穿透绝缘材料1112。例如， 多个柱体1113中的每个可W穿透绝缘材料1112 W与衬底1111接触。多个柱体1113中的 每个可W由多种材料构成。多个柱体1113中的每个的表面层1114可W包括具有第一类型 的娃材料。多个柱体1113中的每个的表面层1114可W包括渗杂有与衬底1111相同类型的 杂质的娃材料。在该描述中，示例性描述了每个柱体1113的表面层1114包括P型娃。然 而，多个柱体1113中的每个的表面层1114不局限于P型娃。 阳213] 多个柱体1113中的每个的内层1115可W由绝缘材料形成。例如，多个柱体1113 中的每个的内层1115可W用诸如氧化娃的绝缘材料填充。
[0214] 在第一渗杂区1311与第二渗杂区1312之间的区域中，绝缘层1116可W沿绝缘材 料1112、柱体1113 W及衬底1111的暴露表面设置。例如，绝缘层1116的厚度可W小于绝 缘材料1112之间的距离的一半。目P，用于要设置的除绝缘材料1112和绝缘层1116 W外的 材料的区域可W设置在（i)设置在绝缘材料1112的第一绝缘材料的底表面之上的绝缘层 1116与（ii)设置在绝缘材料1112的第二绝缘材料的顶表面之上的绝缘层1116之间。绝 缘材料1112的第一绝缘材料可W设置在绝缘材料1112的第二绝缘材料之上。 阳215] 在第一渗杂区1311与第二渗杂区1312之间的区域中，导电材料1211至1291可 W设置在绝缘层1116的表面之上。例如，沿第一方向延伸的导电材料1211可W设置在衬 底1111与相邻于衬底1111的多个绝缘材料1112之间。更具体地，沿第一方向延伸的导电 材料1211可W设置在（i)设置在与衬底1111相邻的绝缘材料1112的底表面处的绝缘层 1116与（ii)设置在衬底1111之上的绝缘层1116之间。 阳216] 再例如，沿第一方向延伸的导电材料1221至1281可W设置在（i)设置在绝缘材 料1112之中的第一特定绝缘材料的顶表面处的绝缘层1116与（ii)设置在绝缘材料1112 之中的第二特定绝缘材料的底表面处的绝缘层1116之间，其中，第二特定绝缘材料层设置 在第一特定绝缘材料1112之上。另外，沿第一方向延伸的导电材料1291可W设置在最上面 的绝缘材料1112之上。例如，导电材料1211至1291可W是金属材料。在另一个示例中， 导电材料1211至1291可W是多晶娃。
[0217] 与设置在第一渗杂区1311与第二渗杂区1312之间的结构相同的结构可W设置在 第二渗杂区1312与第=渗杂区1313之间。例如，沿第一方向延伸的多个绝缘材料1112、在 第一方向上顺序布置并沿第二方向穿透多个绝缘材料1112的多个柱体1113、设置在多个 绝缘材料1112和多个柱体1113的表面之上的绝缘层1116、W及沿第一方向延伸的多个导 电材料1212至1292可W设置在第二渗杂区1312与第S渗杂区1313之间。
[0218] 与设置在第一渗杂区1311与第二渗杂区1312之间的结构相同的结构可W设置在 第S渗杂区1313与第四渗杂区1314之间。例如，沿第一方向延伸的多个绝缘材料1112、在 第一方向上顺序布置并沿第二方向穿透多个绝缘材料1112的多个柱体1113、设置在多个 绝缘材料1112和多个柱体1113的表面之上的绝缘层1116、W及沿第一方向延伸的多个导 电材料1213至1293可W设置在第S渗杂区1313与第四渗杂区1314之间。
[0219] 漏极1320可W分别设置在多个柱体1113之上。例如，漏极1320可W为渗杂第二 类型材料的娃材料。例如，漏极1320可W是渗杂n型材料的娃材料。在该描述中，示例性 描述了漏极1320是渗杂n型材料的娃材料。然而，漏极1320不局限于于为n型娃材料。 例如，漏极1320的宽度可W比多个柱体1113中的对应的柱体1113的宽度宽。例如，漏极 1320可W W焊盘形状设置在多个柱体1113中的对应的柱体1113的顶表面之上。
[0220] 沿第S方向延伸的导电材料1331至1333可W设置在漏极1320之上。导电材料 1331至1333可W沿第一方向顺序设置。导电材料1331至1333可W分别禪接至对应区域 中的漏极1320。例如，漏极1320和沿第=方向延伸的导电材料1333可W分别通过接触插 塞彼此禪接。例如，导电材料1331至1333可W是金属材料。在另一示例中，导电材料1331 至1333可W是多晶娃。 阳221] 参照图10和图11，多个柱体1113中的每个可W禪接至绝缘层1116 W及沿第一方 向延伸的多个导电材料1211至1291、1212至1292或1213至1293 W形成串。例如，多个 柱体1113中的每个可W与绝缘层1116 W及沿第一方向延伸的导电材料1211至1291、1212 至1292或1213至1293 -起形成NAND串NS。NAND串NS可W包括多个晶体管结构TS。 [0222] 图12为图11中示出的晶体管结构TS的剖面图。 阳223] 参照图10至图12,绝缘层1116可W包括第一子绝缘层至第=子绝缘层1117、 1118 和 1119。
[0224] 多个柱体1113的每个中的P型娃的表面层1114可W用作本体。与多个柱体1113 中的每个相邻的第一子绝缘层1117可W用作隧道绝缘层。例如，与多个柱体1113中的每 个相邻的第一子绝缘层1117可W包括热氧化物层。 阳225] 第二子绝缘层1118可W用作电荷储存层。例如，第二子绝缘层1118可W用作电 荷捕获层。第二子绝缘层1118可W包括氮化层或金属氧化层（例如，氧化侣层、氧化给层 等）。
[0226] 相邻于导电材料1233的第S子绝缘层1119可W用作阻挡绝缘层。例如，与沿第 一方向延伸的导电材料1233相邻的第=子绝缘层1119可W具有单层结构或多层结构。第 =子绝缘层1119可W是具有比第一子绝缘层1117和第二子绝缘层1118大的介电常数的 高k电介质层（例如，氧化侣层、氧化给层等）。 阳227] 导电材料1233可W用作栅极或控制栅极。目P，栅极或控制栅极1233、阻挡绝缘层 1119、电荷捕获层1118、隧道绝缘层1117和本体1114可W形成晶体管或存储单元晶体管 结构。例如，第一子绝缘层1117至第=子绝缘层1119可W形成氧化物-氮化物-氧化物 (ONO)结构。在该描述中，多个柱体1113的每个中的P型娃的表面层1114可W是沿第二方 向延伸的本体。 阳22引存储块BLKi可W包括多个柱体1113。旨P，存储块BLKi可W包括多个NAND串NS。 更具体地，存储块BLKi可W包括沿第二方向或垂直于衬底1111的方向延伸的多个NAND串 NSo 阳229] NAND串NS中的每个可W包括沿第二方向层叠的多个晶体管结构TS。每个NAND 串NS的多个晶体管结构TS中的一个或更多个可W用作串选择晶体管SST。每个NAND串的 多个晶体管结构TS中的一个或更多个可W用作接地选择晶体管GST。 阳230] 栅极或控制栅极可W对应于沿第一方向延伸的导电材料1211至1291、1212至 1292和1213至1293。目P，栅极或控制栅极可W沿第一方向延伸，W形成字线WL和两个或 更多个选择线（例如，一个或更多个串选择线S化和一个或更多个接地选择线GSL)。 阳231] 沿第S方向延伸的导电材料1331至1333可W禪接至NAND串NS的一端。例如， 沿第S方向延伸的导电材料1331至1333可W用作位线化。目P，在一个存储块BLKi中，单 个位线化可W禪接至多个NAND串NS。 阳232] 沿第一方向延伸的第二类型渗杂区1311至1314可W禪接至NAND串NS的另一端。 沿第一方向延伸的第二类型渗杂区1311至1314可W用作共源极线CSL。
[0233] 总之，存储块BLKi可W包括沿垂直于衬底1111的方向（例如，第二方向）延伸的 多个NAND串NS,并且可W操作作为其中多个NAND串NS禪接至单个位线化的NAND闪速存 储块（例如，电荷捕获型存储器）。 阳234] 参照图10至图12,描述了沿第一方向延伸的导电材料1211至1291、1212至1292 和1213至1293设置有9层。然而，沿第一方向延伸的导电材料1211至1291、1212至1292 和1213至1293不局限于9层。例如，沿第一方向延伸的导电材料可W设置有8层、16层或 更多层。目P，NAND串可W包括8个晶体管、16个晶体管或更多个晶体管。 阳235] 参照图10至图12,描述了 3个NAND串NS禪接至单个位线化。然而，实施例不局 限于3个NAND串NS禪接至单个位线化。在另一实施例中，在存储块BLKi中，m个NAND串 NS可W禪接至单个位线化，m是正整数。运里，也可W调节沿第一方向延伸的导电材料1211 至1291、1212至1292和1213至1293的数量W及共源极线1311至1314的数量，W对应于 禪接至单个位线化的NAND串NS的数量。 阳236] 参照图10至图12,描述了 3个NAND串NS禪接至沿第一方向延伸的单个导电材料。 然而，实施例不局限于3个NAND串NS禪接至单个导电材料。在另一实施例中，n个NAND串 NS可W禪接至单个导电材料，n是正整数。运里，也可W调节位线1331至1333的数量，W 对应于禪接至单个导电材料的NAND串NS的数量。
[0237] 图13是图示参照图10至图12描述的存储块BLKi的等效电路图。 阳23引参照图10至图13，NAND串NSll至NS31可W设置在第一位线BLl与共源极线CSL 之间。第一位线BLl可W对应于沿第S方向延伸的导电材料1331。NAND串NS12至NS32可 W设置在第二位线BL2与共源极线C化之间。第二位线BL2可W对应于沿第=方向延伸的 导电材料1332。NAND串NS13至NS33可W设置在第S位线BL3与共源极线C化之间。第 S位线BL3可W对应于沿第S方向延伸的导电材料1333。 阳239] 每个NAND串NS的串选择晶体管SST可W禪接至对应的位线化。每个NAND串NS 的接地选择晶体管GST可W禪接至共源极线CSL。存储单元MC可W设置在每个NAND串NS 的串选择晶体管SST与接地选择晶体管GST之间。
[0240] NAND串NS可W W行和列为单位来定义。共同禪接至单个位线的NAND串NS可W 形成单个列。例如，禪接至第一位线BLl的NAND串NSll至NS31可W对应于第一列。禪接 至第二位线化2的NAND串NS12至NS32可W对应于第二列。禪接至第S位线BL3的NAND 串NS13至NS33可W对应于第S列。 阳241] 禪接至单个串选择线SSL的NAND串NS可W形成单个行。例如，禪接至第一串选 择线SSLl的NAND串NSll至NS13可W形成第一行。禪接至第二串选择线SSL2的NAND串 NS21至NS23可W形成第二行。禪接至第S串选择线SSL3的NAND串NS31至NS33可W形 成第=行。 阳242] 可W为每个NAND串NS中的晶体管或存储单元定义高度。例如，在每个NAND串NS 中，接地选择晶体管GST的高度可W被定义为值"1"。在每个NAND串NS中，当从衬底1111 测量时，距离串选择晶体管SST越近，存储单元参照衬底1111的高度就越高。在每个NAND 串NS中，相邻于串选择晶体管SST的存储单元MC6的高度可W被定义为值"8"，该高度是接 地选择晶体管GST的8倍大。
[0243] 同一行的NAND串NS的串选择晶体管SST可W共享同一串选择线SSL。在不同行 中的NAND串NS的串选择晶体管SST可W分别与不同的串选择线SSLUSSL2和SSL3禪接。 阳244] 同一行的NAND串NS中的具有同一高度的存储单元MC可W共享字线WL。在同一 高度处，禪接至不同行中的NAND串NS的相应存储单元MC的字线WL可W彼此禪接并且由存 储单元MC共享。在预定高度处或在相同水平处，同一行的NAND串NS的虚设存储单元DMC 可W共享虚设字线DWL。禪接至不同行中的NAND串NS的相应虚设存储单元DMC的虚设字 线DWL可W彼此禪接并且由虚设存储单元DMC共享。
[0245] 例如，位于同一水平或高度或层的字线WL或虚设字线DWL可W共同禪接在设置有 沿第一方向延伸的导电材料1211至1291、1212至1292和1213至1293的层上。例如，设 置在给定水平或高度或层的导电材料1211至1291、1212至1292和1213至1293可W经由 接触禪接至上层。沿第一方向延伸的导电材料1211至1291、1212至1292和1213至1293 可W在上层处禪接。同一行的NAND串的接地选择晶体管GST可W共享接地选择线。禪接 至不同行中的NAND串NS的相应接地选择晶体管GST的接地选择线G化可W彼此禪接并且 由接地选择晶体管GST共享。目P，NAND串NS11至NS13、NS21至NS23和NS31至NS33可W 禪接至接地选择线GSL。 阳246] 共源极线C化可W共同地禪接至NAND串NS。例如，第一渗杂区1311至第四渗杂 区1314可W在衬底1111的有源区处禪接。例如，第一渗杂区1311至第四渗杂区1314可 W经由接触禪接至上层。第一渗杂区1311至第四渗杂区1314可W在上层处禪接。
[0247] 如图13中所示，在同一高度或水平的字线WL可W共同地禪接。因此，当在特定高 度处的字线WL被选中时，禪接至选中字线WL的所有NAND串NS可W被选中。不同行中的 NAND串NS可W禪接至不同的串选择线SSL。因此，在禪接至同一字线WL的NAND串NS之 中，通过串选择线SSLl至SSL3的选择，未选中行的NAND串NS可W与位线BLl至化3电隔 离。目P，可W通过选择串选择线SSLl至SSL3中的一个来选择NAND串NS的行。通过位线 BLl至BL3的选择，可W W列为单位来选择选中行的NAND串NS。 悦4引在每个NAND串NS中，可W设置虚设存储单元DMC。图13示出虚设存储单元DMC 设置在每个NAND串NS中的第S存储单元MC3与第四存储单元MC4之间。目P，第一存储单 元MCl至第S存储单元MC3可W设置在虚设存储单元DMC与接地选择晶体管GST之间。第 四存储单元MC4至第六存储单元MC6可W设置在虚设存储单元DMC与串选择晶体管SST之 间。示例性描述了每个NAND串NS中的存储单元MC通过虚设存储单元DMC划分为存储单元 组。在存储单元组之中的与接地选择晶体管GST相邻的存储单元组（例如，MCl至MC3)可 W被称为下存储单元组。在存储单元组之中的与串选择晶体管SST相邻的存储单元组（例 如，MC4至MC6)可W被称为上存储单元组。
[0249] 将参照图9至图13描述包括一个或更多个单元串的非易失性存储器件的操作方 法，其中，每个单元串沿垂直于衬底的方向布置，与存储器控制器禪接，并且包括存储单元、 串选择晶体管和接地选择晶体管。利用该操作方法，非易失性存储器件：可W被提供第一读 取命令，W使用第一硬读取电压和不同于第一硬读取电压的第二硬读取电压来执行第一硬 判决读取操作和第二硬判决读取操作；可W获取硬判决数据；可W基于硬判决数据的错误 位状态来选择第一硬判决电压和第二硬判决电压中的一个；可W使用不同于选择的硬判决 读取电压的软读取电压来获取软判决数据；W及可W将软判决数据提供给存储器控制器。 [0250] 图14至图16是示意性图示根据本发明的实施例的3D非易失性存储器件的示图。 图14至图16图示根据本发明的实施例的W 3D实施的半导体存储器件（例如，闪速存储器 件）。 阳巧1] 图14是图示图4A中示出的存储块211中的一个存储块BLKj的透视图。图15是 图示沿图14中示出的线VII-VII'截取的存储块BLKj的剖面图。 阳巧2] 参照图14和图15,存储块BLKj可W包括沿第一方向至第S方向延伸的结构。 阳巧3] 可W设置有衬底6311。例如，衬底6311可W包括通过第一类型杂质渗杂的娃材 料。例如，衬底6311可W包括通过P型杂质或P型阱（例如，袋状P阱）渗杂的娃材料。衬 底6311还可W包括围绕P型阱的n型阱。在实施例中，示例性描述了衬底6311是P型娃。 然而，衬底6311不局限于是P型娃。 阳巧4] 沿X方向和Y方向延伸的第一导电材料层6321至第四导电材料层6324可W设置 在衬底6311之上。第一导电材料层6321至第四导电材料层6324可W沿Z方向彼此间隔 开。
[0255] 沿X方向和Y方向延伸的第五导电材料层6325至第八导电材料层6328可W设置 在衬底6311之上。第五导电材料层6325至第八导电材料层6328可W沿Z方向彼此间隔 开。第五导电材料层6325至第八导电材料层6328可W沿Y方向与第一导电材料层6321 至第四导电材料层6324间隔开。 阳巧6] 多个下柱体DP可W形成为穿过第一导电材料层6321至第四导电材料层6324。多 个下柱体DP中的每个可W沿Z方向延伸。多个上柱体UP可W形成为穿过第五导电材料层 6325至第八导电材料层6328。多个上柱体UP中的每个可W沿Z方向延伸。 阳巧7] 下柱体DP和上柱体UP中的每个可W包括内部材料层6361、中间层6362和表层 6363。中间层6362可W用作单元晶体管的沟道。表层6363可W包括阻挡绝缘层、电荷捕 获层和隧道绝缘层。 阳巧引多个下柱体DP和多个上柱体UP可W通过管栅PG禪接。管栅PG可W形成在衬底 6311中。例如，管栅PG可W包括与多个下柱体DP和多个上柱体UP基本上相同的材料。 阳巧9] 渗杂第二类型杂质的渗杂材料层6312可W设置在多个下柱体DP之上。渗杂材料 层6312可W沿X方向和Y方向延伸。例如，渗杂第二类型杂质的渗杂材料层6312可W包 括n型娃材料。渗杂第二类型杂质的渗杂材料层6312可W用作共源极线CSL。
[0260] 漏极6340可W形成在多个上柱体UP中的每个之上。例如，漏极6340可W包括n 型娃材料。第一上导电材料层6351和第二上导电材料层6352可W形成在漏极6340之上。 第一上导电材料层6351和第二上导电材料层6352可W沿Y方向延伸。 阳％1] 第一上导电材料层6351和第二上导电材料层6352可W沿X方向彼此间隔开。例 如，第一上导电材料层6351和第二上导电材料层6352可W由金属制成。例如，第一上导电 材料层6351和第二上导电材料层6352可W通过接触插塞禪接至漏极6340。第一上导电材 料层6351和第二上导电材料层6352可W分别用作第一位线BLl和第二位线化2。 阳％2] 第一导电材料层6321可W用作源极选择线SSL第二导电材料层6322可W用作第 一虚设字线DWLl，第=导电材料6323和第四导电材料6324可W分别用作第一主字线MWLl 和第二主字线MWL2。第五导电材料层6325和第六导电材料层6326可W分别用作第=主字 线MWL3和第四主字线MWL4,第屯导电材料层6327可W用作第二虚设字线DWL2,第八导电 材料层6328可W用作漏极选择线DSL。 阳％3] 多个下柱体DP中的每个和与下柱体DP相邻的第一导电材料层6321至第四导电 材料层6324可W形成下串。多个上柱体UP中的每个和与上柱体UP相邻的第五导电材料 层6325至第八导电材料层6328可W形成上串。下串和上串可W通过管栅PG禪接。下串 的一端可W禪接至用作共源极线C化的第二类型的渗杂材料层6312。上串的一端可W通过 漏极6340禪接至对应的位线。单个下串和单个上串可W形成单个单元串，该单个单元串禪 接在用作共源极线C化的第二类型的渗杂材料层6312与用作位线化的上导电材料层6351 和6352中的对应的一个之间。 阳264]目P，下串可W包括源极选择晶体管SST、第一虚设存储单元DMCl W及第一主存储 单元MMCl和第二主存储单元MMC2。上串可W包括第=主存储单元MMC3和第四主存储单元 MMC4、第二虚设存储单元DMC2 W及漏极选择晶体管DST。 阳2化]参照图14和图15,上串和下串可W形成具有多个晶体管结构TS的NAND串NS。晶 体管结构TS可W与参照图12描述的晶体管基本上相同。 阳％6] 图16是图示参照图14和图15描述的存储块BLKj的等效电路图。图16示例性 示出包括在存储块BLKj中的串之中的第一串和第二串。 阳％7] 参照图16,存储块BLKj可W包括多个单元串，每个单元串包括通过管栅PG彼此禪 接的单个上串和单个下串，如参照图14和图15所描述的。
[0268] 在存储块BLKj中，沿第一沟道层CHl (未示出）层叠的存储单元CGO至CG31、一个 或更多个源极选择栅极SSG W及一个或更多个漏极选择栅极DSG可W形成第一串ST1。沿 第二沟道层C肥（未示出）层叠的存储单元CGO至CG31、一个或更多个源极选择栅极SSG W 及一个或更多个漏极选择栅极DSG可W形成第二串ST2。
[0269] 第一串STl和第二串ST2可W禪接至单个漏极选择线D化和单个源极选择线SSL。 第一串STl可W禪接至第一位线化1，第二串ST2可W禪接至第二位线化2。 阳270] 图16示出禪接至单个漏极选择线D化和单个源极选择线S化的第一串STl和第 二串ST2。在另一实施例中，第一串STl和第二串ST2可W禪接至单个源极选择线S化和 单个位线化。在运种情况下，第一串STl可W禪接至第一漏极选择线DSL1，第二串ST2可 W禪接至第二漏极选择线DSL2。在另一实施例中，第一串STl和第二串ST2可W禪接至单 个漏极选择线D化和单个位线化。在运种情况下，第一串STl可W禪接至第一源极选择线 S化1，第二串ST2可W禪接至第二源极选择线SSL2。 阳271] 图17是示意性图示根据本发明的实施例的包括存储器控制器15000和半导体存 储器件16000的电子设备10000的框图。 阳272] 参照图17,诸如蜂窝电话、智能电话或平板计算机的电子设备10000可W包括通 过闪速存储器件来实施的半导体存储器件16000和用于控制半导体存储器件16000的存储 器控制器15000。 阳273] 半导体存储器件16000可W对应于W上参照图3至图13描述的半导体存储器件 200。半导体存储器件16000可W储存随机数据。
[0274] 存储器控制器15000可W对应于参照图3至图13描述的存储器控制器。存储器 控制器15000可W通过控制电子设备10000的全部操作的处理器11000来控制。
[02巧]储存在半导体存储器件16000中的数据可W在存储器控制器15000的控制下通过 显示器13000来显示。存储器控制器15000在处理器11000的控制下操作。 阳276] 无线电收发器12000可W通过天线ANT来接收和输出无线电信号。例如，无线电 收发器12000可W将从天线ANT接收的无线电信号转换为要被处理器11000处理的信号。 因此，处理器11000可W处理转换的信号，并且可W将处理的信号储存在半导体存储器件 16000处。另外，处理器11000可W通过显示器13000来显示处理的信号。
[0277] 无线电收发器12000可朗尋从处理器11000输出的信号转换为无线电信号，并且 可W将转换的无线电信号通过天线ANT输出至外部设备。
[0278] 输入设备14000可W接收用于控制处理器11000的操作的控制信号或要被处理器 11000处理的数据，并且可W由定点设备（诸如触摸板或计算机鼠标、小键盘或键盘）来实 施。 阳279] 处理器11000可W控制显示器13000,使得来自半导体存储器件16000的数据、 来自无线电收发器12000的无线电信号或者来自输入设备14000的数据可W通过显示器 13000来显示。 阳280] 图18是示意性图示根据本发明的实施例的包括存储器控制器24000和半导体存 储器件25000的电子设备20000的框图。 阳281] 存储器控制器24000和半导体存储器件25000可W分别对应于参照图3至图13 描述的存储器控制器100和半导体存储器件200。
[0282] 参照图18,电子设备20000可W通过诸如个人计算机（PC)、平板计算机、网络本、 电子阅读器、个人数字助理（PDA)、便携式多媒体播放器（PMP)、MP3播放器或MP4播放器的 数据处理设备来实施，其可W包括半导体存储器件25000 (例如，闪速存储器件）和用于控 制半导体存储器件25000的操作的存储器控制器24000。 阳283] 电子设备20000可W包括用于控制电子设备20000的全部操作的处理器21000。 存储器控制器24000可W通过处理器21000来控制。 阳284] 处理器21000可W响应于来自输入设备22000的输入信号，通过显示器23000显 示储存在半导体存储器件25000中的数据。例如，输入设备22000可W通过定点设备（诸 如触摸板或计算机鼠标、小键盘或键盘）来实施。 阳285] 图19是示意性图示根据本发明的实施例的包括控制器32000和半导体存储器件 34000的电子设备30000的框图。 阳286] 控制器32000和半导体存储器件34000可W分别对应于参照图3至图13描述的 存储器控制器100和半导体存储器件200。 阳287] 参照图19,电子设备30000可W包括卡接口 31000、控制器32000和半导体存储器 件34000 (例如，闪速存储器件）。 阳28引 电子设备30000可W通过卡接口 31000与主机交换数据。卡接口 31000可W是安 全数字（SD)卡接口或多媒体卡（MMC)接口，运不限制本发明的范围。卡接口 31000可W根 据能够与电子设备30000通信的主机的通信协议来将主机和控制器32000接口。 阳289] 控制器32000可W控制电子设备30000的全部操作，并且可W控制卡接口 31000 与半导体存储器件34000之间的数据交换。控制器32000的缓冲存储器33000可W缓冲在 卡接口 31000与半导体存储器件34000之间传送的数据。 阳290] 控制器32000可W通过数据总线DATA和地址总线A孤RESS与卡接口 31000和半导 体存储器件34000禪接。根据实施例，控制器32000可W通过地址总线A孤RESS从卡接口 31000接收要被读取或写入的数据的地址，并且可W将其发送至半导体存储器件34000。此 夕F，控制器32000可W通过与卡接口 31000或半导体存储器件34000连接的数据总线DATA 接收或传送要被读取或写入的数据。 阳291] 当电子设备30000与主机（诸如PC、平板计算机、数字照相机、数字音频播放器、移 动电话、控制台视频游戏硬件或数字机顶盒）连接时，主机可W通过卡接口 31000和控制器 32000与半导体存储器件34000交换数据。 阳292] 图20示意性图示根据本发明的实施例的包括存储器控制器44000和半导体存储 器件45000的电子设备4000的框图。 阳293] 存储器控制器44000和半导体存储器件45000可W分别对应于参照图3至图13 描述的存储器控制器100和半导体存储器件200。 阳294] 参照图20,电子设备40000可W包括半导体存储器件45000(例如，闪速存储器 件）、用于控制半导体存储器件45000的数据处理操作的存储器控制器44000、W及用于控 制电子设备40000的全部操作的处理器41000。
[0295] 此外，电子设备40000的图像传感器42000可W将光学信号转换为数字信号，转换 的数字信号可W在处理器41000的控制下被储存在半导体存储器件45000中。另外，转换 的数字信号可W在处理器41000的控制下通过显示器43000来显示。
[0296] 图21是示意性图示根据本发明的实施例的包括存储器控制器61000 W及半导体 存储器件62000A、62000B和62000C的电子设备60000的框图。 阳297] 存储器控制器61000及半导体存储器件62000A、62000B和62000C中的每个可W 分别对应于参照图3至图13描述的存储器控制器100和半导体存储器件200。
[029引参照图21，电子设备60000可W通过数字储存设备（诸如固态驱动器（SSD))来实 施。 阳299] 电子设备60000可W包括多个半导体存储器件62000A、62000B和62000C W及用 于控制多个半导体存储器件62000A、62000B和62000C中的每个的数据处理操作的存储器 控制器61000。 阳300] 电子设备60000可W通过存储系统或存储模块来实施。 阳301] 例如，存储器控制器61000可W在电子设备60000外部或内部来实施。 阳302] 图22是包括参照图21描述的电子设备60000的数据处理系统的框图。 阳303] 参照图21和图22,数据处理系统70000可W通过独立盘（RAID)系统的冗余阵 列来实施。数据处理系统70000可W包括RAID控制器71000和多个存储系统72000A至 72000N，其中，N是自然数。 阳304] 存储系统72000A至72000N中的每个可W对应于参照图21描述的电子设备 60000。存储系统72000A至72000N可W形成RAID阵列。数据处理系统70000可W通过 SSD来实施。 阳305] 在编程操作期间，RAID控制器71000可W根据基于从主机输出的RAID电平信息 而从多个RAID电平中选择的一个RAID电平，将从主机输出的编程数据输出至存储系统 72000A 至 72000N 中的一个。
[0306] 在读取操作期间，RAID控制器71000可W根据基于从主机输出的RAID电平信息 而从多个RAID电平中选择的一个RAID电平，将从存储系统72000A至72000N中的一个读 取的数据传送至主机。 阳307] 虽然已经关于特定实施例描述了本发明，但是对于本领域技术人员将明显的是， 在不脱离如权利要求书中所限定的本发明的精神和范围的情况下，可W做出各种变化和变 型。 阳30引通过W上实施例可见，本申请可W提供W下技术方案。 阳309] 技术方案1. 一种存储器控制器的操作方法，包括：
[0310] 使用软读取电压来对储存在半导体存储器件中的读取数据执行软读取操作； 阳311] 基于第一对数似然比LLR值来对读取数据执行软判决ECC解码操作；W及
[0312] 当基于第一 LLR值的软判决ECC解码操作失败时，基于第二LLR值来对读取数据 执行软判决ECC解码操作，
[0313] 其中，第一 LLR值和第二LLR从缺省LLR值和更新LLR值之间选择，W及
[0314] 其中，基于通过对读取数据的软判决ECC解码操作而获得的读取数据的错误位的 数量和非错误位的数量来产生更新LLR值。
[0315] 技术方案2.如技术方案1所述的操作方法，其中，第一 LLR值是缺省LLR值。
[0316] 技术方案3.如技术方案1所述的操作方法，其中，第一 LLR值是缺省LLR值和更 新LLR值中的用于先前执行的成功的软判决ECC解码操作的一个。
[0317] 技术方案4.如技术方案1所述的操作方法，其中，缺省LLR值和更新LLR值被分 别储存在存储器控制器的缺省LLR表格和更新LLR表格中。
[0318] 技术方案5.如技术方案1所述的操作方法，还包括：
[0319] 当基于第一 LLR值或第二LLR值的软判决ECC解码操作成功时，产生或更新更新 LLR 值。 阳320] 技术方案6.如技术方案5所述的操作方法，其中，根据下式产生或更新更新化R 值， 阳321][式] 阳扣2]
阳323] 其中错误位的#"是错误位的数量非错误位的#"是非错误位的数量，"软电 平"是软读取电压，"读取偏压"是参考电压。 阳324] 技术方案7.如技术方案5所述的操作方法，其中，产生或更新更新LLR值的步骤 包括：
[0325] 确定是否产生或更新更新LLR值；W及 阳326] 基于确定结果来产生或更新更新LLR值。 阳327] 技术方案8.如技术方案7所述的操作方法，其中，基于W下来确定是否产生或更 新更新LLR值：
[032引当软判决ECC解码操作成功时读取数据中的错误校正位的数量；W及 阳329] 在软判决ECC解码操作成功W前执行的软读取操作的第一次数W及在软判决ECC 解码操作成功W前软判决ECC解码操作的迭代的第二次数中的一个或更多个。 阳330]技术方案9.如技术方案8所述的操作方法，其中，当第一次数和迭代的第二次数 中的一个或更多个大于参考错误校正位的数量的预定阔值时，产生或更新更新LLR值。 阳331] 技术方案10.如技术方案1所述的操作方法，其中，软判决ECC解码操作是低密度 奇偶校验LDPC解码操作。 阳332] 技术方案11. 一种存储器控制器，包括： 阳333] 第一装置，适用于使用软读取电压来对储存在半导体存储器件中的读取数据执行 软读取操作； 阳334] 第二装置，适用于基于第一对数似然比LLR值来对读取数据执行软判决ECC解码 操作；化及 阳335] 第S装置，适用于当基于第一 LLR值的软判决ECC解码操作失败时，基于第二化R 值来对读取数据执行软判决ECC解码操作， 阳336] 其中，存储器控制器在缺省LLR值和更新LLR值之间选择第一 LLR值和第二化R 值，W及 阳337] 其中，存储器控制器基于通过对读取数据的软判决ECC解码操作而获得的读取数 据的错误位的数量和非错误位的数量来产生更新LLR值。 阳33引技术方案12.如技术方案11所述的存储器控制器，其中，第一 LLR值是缺省化R 值。 阳339] 技术方案13.如技术方案11所述的存储器控制器，其中，第一 LLR值是缺省化R 值和更新LLR值中的用于先前执行的成功的软判决ECC解码操作的一个。
[0340] 技术方案14.如技术方案11所述的存储器控制器，其中，缺省LLR值和更新化R 值被分别储存在缺省LLR表格和更新LLR表格中。 阳341] 技术方案15.如技术方案11所述的存储器控制器，还包括： 阳342] 第四装置，适用于当基于第一 LLR值或第二LLR值的软判决ECC解码操作成功时 产生或更新更新LLR值。 阳343] 技术方案16.如技术方案15所述的存储器控制器，其中，第四装置根据下式来产 生或更新更新LLR值， 阳344][式]
[0345]
阳346] 其中，"错误位的#"是错误位的数量，"非错误位的#"是非错误位的数量，"软电 平"是软读取电压，"读取偏压"是参考电压。 阳347] 技术方案17.如技术方案15所述的存储器控制器，其中，第四装置包括： 阳348] 第五装置，适用于确定是否产生或更新更新LLR值；W及
[0349] 第六装置，适用于根据第五装置的确定结果来产生或更新更新LLR值。 阳350] 技术方案18.如技术方案17所述的存储器控制器，其中，第五装置基于W下来确 定是否产生或更新更新LLR值： 阳351] 当软判决ECC解码操作成功时读取数据中的错误校正位的数量；W及 阳352] 在软判决ECC解码操作成功W前执行的软读取操作的第一次数W及在软判决ECC 解码操作成功W前软判决ECC解码操作的迭代的第二次数中的一个或更多个。 阳353] 技术方案19.如技术方案18所述的存储器控制器，其中，当第一次数和迭代的第 二次数中的一个或更多个大于参考错误校正位的数量的预定阔值时，第五装置确定产生或 更新更新LLR值。 阳354] 技术方案20.如技术方案11所述的存储器控制器，其中，软判决ECC解码操作是 低密度奇偶校验LDPC解码操作。
【主权项】
1. 一种存储器控制器的操作方法，包括： 使用软读取电压来对储存在半导体存储器件中的读取数据执行软读取操作； 基于第一对数似然比LLR值来对读取数据执行软判决ECC解码操作；以及 当基于第一 LLR值的软判决ECC解码操作失败时，基于第二LLR值来对读取数据执行 软判决ECC解码操作， 其中，第一 LLR值和第二LLR从缺省LLR值和更新LLR值之间选择，以及 其中，基于通过对读取数据的软判决ECC解码操作而获得的读取数据的错误位的数量 和非错误位的数量来产生更新LLR值。2. 如权利要求1所述的操作方法，其中，第一 LLR值是缺省LLR值。3. 如权利要求1所述的操作方法，其中，第一 LLR值是缺省LLR值和更新LLR值中的用 于先前执行的成功的软判决ECC解码操作的一个。4. 如权利要求1所述的操作方法，其中，缺省LLR值和更新LLR值被分别储存在存储器 控制器的缺省LLR表格和更新LLR表格中。5. 如权利要求1所述的操作方法，还包括： 当基于第一 LLR值或第二LLR值的软判决ECC解码操作成功时，产生或更新更新LLR 值。6. 如权利要求5所述的操作方法，其中，根据下式产生或更新更新LLR值， [式]其中，"错误位的#"是错误位的数量，"非错误位的#"是非错误位的数量，"软电平"是 软读取电压，"读取偏压"是参考电压。7. 如权利要求5所述的操作方法，其中，产生或更新更新LLR值的步骤包括： 确定是否产生或更新更新LLR值；以及 基于确定结果来产生或更新更新LLR值。8. 如权利要求7所述的操作方法，其中，基于以下来确定是否产生或更新更新LLR值： 当软判决ECC解码操作成功时读取数据中的错误校正位的数量；以及 在软判决ECC解码操作成功以前执行的软读取操作的第一次数以及在软判决ECC解码 操作成功以前软判决ECC解码操作的迭代的第二次数中的一个或更多个。9. 如权利要求8所述的操作方法，其中，当第一次数和迭代的第二次数中的一个或更 多个大于参考错误校正位的数量的预定阈值时，产生或更新更新LLR值。10. -种存储器控制器，包括： 第一装置，适用于使用软读取电压来对储存在半导体存储器件中的读取数据执行软读 取操作； 第二装置，适用于基于第一对数似然比LLR值来对读取数据执行软判决ECC解码操作； 以及 第三装置，适用于当基于第一 LLR值的软判决ECC解码操作失败时，基于第二LLR值来 对读取数据执行软判决ECC解码操作， 其中，存储器控制器在缺省LLR值和更新LLR值之间选择第一 LLR值和第二LLR值，以 及 其中，存储器控制器基于通过对读取数据的软判决ECC解码操作而获得的读取数据的 错误位的数量和非错误位的数量来产生更新LLR值。
【文档编号】G11C16/34GK105957553SQ201510767954
【公开日】2016年9月21日
【申请日】2015年11月11日
【发明人】田明云
【申请人】爱思开海力士有限公司