专利名称：对称高频scr结构和方法
技术领域：
本发明一般地涉及集成电路结构，并且更具体地涉及一种保护高频集成电路免受静电放电(ESD)的低触发电压对称SCR结构。
背景技术：
高频(1GHz和更高)集成电路是周知的，并且例如用于个人通信应用，诸如蜂窝电话、寻呼机和个人数字助理(PDA)设备。随着个人通信产业推出更小更轻的产品，构成这些产品的器件和芯片也必须变得更小和更轻。
在集成电路(IC)制造中，ESD是一个周知的并且由许多资料证明的问题。当向集成电路焊盘施加来自静态电路的高电压脉冲时出现ESD。ESD电压尖峰可能损坏绝缘层和导通互联，这可能造成短路和/或断路故障以及过热。因此，这种尖峰可能损坏连接点，从而造成交叉扩散和熔化。
在诸如射频(RF)集成电路的高频应用中，防止ESD已经成为一项主要设计挑战。在射频IC应用中，较高的故障电压以及可用来在IC上安放ESD结构的较小面积是ESD性能等级的主导因素。
此外，ESD负载通常决定寄生电容(典型地为1-8pF范围)，当工作频率约为1至2GHz时这变成一个明显问题。ESD部件寄生电容使信号变慢，造成大的反射并且限制芯片至芯片的信号带宽。从而，通过ESD电路时相当一部分信号丢失，这成为高速操作的主要障碍。
在窄带IC设计中，已知现有技术利用封装/焊接导线电感技术来谐振掉寄生电容。但是，这种方法不能应用于宽带设计，因此，ESD寄生电容仍然是宽带应用的一个主要问题。由于电容负载问题，诸如射频IC的高频部件通常不包括ESD结构，从而它们非常易损坏和/或出故障。
因此，需要一种对于高频应用(即，1GHz到10GHz)具有可接受的电容负载(即，小于约0.1到0.2pF)的低电压ESD结构。另外，使该ESD结构不消耗过多的芯片面积并且容易集成到芯片制造过程是有益的。
图1是现有技术的输入ESD结构的电路图；图2是现有技术的输出ESD结构的电路图；图3是包括图1的ESD结构的简化等效电容电路；图4是现有SCR ESD结构的放大剖面图；图5是依据本发明的SCR结构的放大剖面图；图6是图5结构的另一部分的放大剖面图；图7是图5的SCR结构和图1的现有技术ESD结构相比较的传输线脉冲电流-ESD应力电压的曲线；图8是图5的SCR结构和图1的现有技术ESD结构相比较的电容-电压曲线；图9是包含依据本发明的SCR结构的高频集成电路结构的电路图；以及图10是依据本发明的SCR结构的瞬态电流/电压(I-V)特性曲线。
具体实施例方式
总的来讲，本发明提供一种适用于高频(大于1GHz)ESD保护的SCR部件。该SCR部件包括一个对称低触发电压r结构。在一优选实施例中，该结构集成到高频双极IC工艺流中并且与利用深隔离沟槽(deepisolation trench)结构、场介质以及低掺杂区和层保护的内部电路隔离。通过下面参照图1-10及其详细说明可以更好地理解本发明。
图1是现有技术高频输入ESD结构1的简化电路图。ESD结构1利用二个反向偏置的齐纳二极管6和7保护输入焊盘2，其中齐纳二极管6从信号连接到VCC总线8，而齐纳二极管7从信号连接到VEE总线9。另外，串联电阻3(约为100欧姆)与输入焊盘2、齐纳二极管6和7以及内部电路11连接。齐纳二极管12连接到VCC总线8和VEE总线9并且对内部电路11提供功率箝位(power clamp)或中央保护部件。
图2是现有技术高频输出ESD结构14的简化电路图。ESD结构14利用二个反向偏置的齐纳二极管17和18保护输出焊盘16，其中齐纳二极管17从信号连接到VCC总线8而齐纳二极管18从信号连接到VEE总线9。齐纳二极管6、7、12、17和18具有约为7伏的击穿电压。齐纳二极管12面积上典型地是齐纳二极管6、7、17和18的面积的二倍。
图3示出在忽略被保护内部电路的负载电容情况下包含ESD结构1的ESD保护结构的等效电容电路20。可以通过下述公式估算给定输入/输出焊盘的寄生电容Cpad/VCC＝Cpad/VEE＝[(m+1)Cp+2Cc]/[1+(m/2)+(Cc/Cp)](1)在上面的公式中，m＝n-1，Cp是ESD保护部件(例如，齐纳二极管6、7、17和18)的电容，Cc是中央保护ESD部件(例如齐纳二极管12)的电容，而n是给定电路中输入/输出焊盘的数量。如可从该式看出那样，给定Cpad/Vcc的寄生输入/输出电容趋于2Cp，并且不取决于中央保护部件电容Cc或焊盘数量n。
在图1和图2的ESD结构中，齐纳二极管(例如，二极管6、7、17和18)单独的电容为0.9pF量级，而给定焊盘处的寄生电容负载(Cpad/VCC)大于1.8pF。对于RF应用这样的寄生电容值变成一个明显的问题，因为它尤其限制芯片至芯片带宽并且通过ESD结构造成信号损失。
另外，由于当输入信号具有不同的电压电平时输入电容变化，在利用ESD结构1的情况下取决于偏置的二极管结电容是一个问题。对于0到Vcc(即，5伏)的电压摆动，这会在信号品质上造成三倍的退化。为了进行高准确性的电路工作，必须在输入电压摆动范围内尽可能地把模拟引脚的输入电容保持为常数。ESD结构1的输入电容变化造成模数转换器应用中的谐波畸变，并且因此降低该部件的精度。
已经建议在CMOS集成电路中把SCR部件用作为ESD部件。SCR部件具有几个好处，包括它们的高能量吸收能力以及它们的小尺寸(即，和诸如ESD结构1的传统部件相比它们在芯片上占据较少的空间)。另外，和二极管、MOS晶体管以及双极性晶体管相比，SCR具有低的动态导通电阻和低的功率耗散。
但是，除非采取某些预防措施，SCR部件也有几个缺点。图4示出现有技术的基于CMOS的SCR ESD部件21的剖面图，该图用于说明这些缺点。部件21包括一个p-型基底22、一个n-阱23以及一个与n-阱23接触的p-阱24。部件21还包括n+区26和27以及p+区28和29。接触区31连接n+区26、n-阱23和p+区28，而接触区32连接n+区27、p-阱24和p+区29。
由于典型地具有量级为1.0×1017原子/cm3的掺杂等级的低掺杂n-阱23和p-阱24，SCR部件21具有量级为20到25伏的相对高的触发电压Vt。当IC几何形状收缩到低于0.8微米时，由于栅极氧化物故障电压变成接近典型SCR部件的最低结击穿电压，这变成一个问题。在该0.8微米量级上，最坏情况下的栅极氧化物击穿出现在10到12伏的范围，而自然触发或者诸如部件21的典型SCR部件要求瞬间约20到25伏的电压以导通，对于保护目前的以及未来部件的几何形状来说，这种触发电压过高。
SCR部件21的另一个缺点是，由于通常操作下诸如噪声、快速脉冲重复频率等效应造成寄生触发，它趋于保持在“导通”状态。另外，如果对SCR部件21的电路连接能够提供超过SCR的保持电流的电流，当瞬态结束时SCR部件保持在导通、箝位状态。这可能在ESD部件上或者在该ESD部件想要保护的IC结构上产生灾难性的结果。由于这些缺点，SCR部件21本身不能用来保护I/O焊盘。
已经提出克服SCR部件21的不足的若干修改和解决办法。例如，在n-阱23和p-阱24之间设置一个附加的n+或p+区以降低击穿电压，这进而降低触发电压。替代地，添加一个栅极接地的NMOS晶体管或PMOS晶体管以降低n-阱23和p-阱24之间的击穿电压。
此外，已建议利用包含串联二极管和MOS晶体管的控制电路以把保持电压提高到超过特定的电源偏置。而且，已建议利用包含二极管和接地栅极MOS晶体管以把保持电流提高到超过特定的工作电流。这些提出的解决办法的主要缺点包括为了ESD结构集成需要芯片上较大的面积以及增加ESD结构的负载电容，这和上面阐述的高频IC设计要求是直接相悖的。
现在转到本发明，提出一种对称可控硅整流器(SCR)结构来解决现有技术中提出的各种问题和挑战。该提出的结构是对称的，以便尤其可防止正、负HBM ESD应力。
图5-10示出适用于高频IC应用中的ESD保护的SCR结构的优选实施例。依据本发明的该部件的主要优点是它的降低的触发电压、低电容、优于现有技术配置的能力以及它的小尺寸。此外，该依据本发明的SCR部件容易在标准高频双极流(bipolar flow)中实现，从而使ESD部件集成的影响为最小。在一优选实施例中描述的掺杂分布(dopantprofile)提供一种触发电压为9到10伏量级、箝位电压为6到7伏量级的SCR部件。可以调整掺杂分布以提供其它期望的触发和箝位电压特性。
图5示出依据本发明的SCR结构或部件41的放大剖面图。例如把SCR结构41设计为一种用于高频应用的用来保护I/O焊盘和电力轨并且具有减小的负载电容的ESD结构。此外，SCR结构41设计成提供更平坦的电容-电压(C-V)特性。
SCR结构41包括对称p-n-p-n SCR部件，其包括具有优选掺杂浓度为4.0×1017到6.0×1017原子/cm3量级的p+半导体晶片或层417，在p+层417上面或上方的轻掺杂p-层或区416，在p-层416上面或上方的n+埋层或区413，以及在n+埋层413上面或上方形成的n-层或区414。P+层417、p-层416、埋层413和n-层414一起构成半导体基片或半导体材料体43。
依据本发明，n+埋层413保持浮置(即，不直接和电力轨或地连接)以确保对称DC击穿电压响应并且减小负载电容。此外，n+埋层413大约减少一半的由ESD事件造成的最大瞬态电压偏置箝位。这允许非常快速和有效的ESD保护，而且还减少芯片上所需的ESD部件面积。
p-层416最好具有约为1.0×1013原子/cm3的掺杂浓度并且厚度约为1.5到3.0微米。n+埋层413具有约为8.0×1019原子/cm3的渗杂物浓度并且厚度约为0.75到1.75微米。n-层414具有约为2.0×1016原子/cm3的掺杂浓度并且厚度约为0.8至1.2微米。p-层416是利用常规外延生长技术形成的。n+埋层413利用常规掩模、沉积和掺杂/扩散技术，或者替代地利用外延生长技术形成。n-层414例如利用常规外延生长技术形成。
在n-层414内形成第一p-阱411和第二p-阱421，二个阱相互隔开以在二个p-阱之间留下n-层414层的一部分。p-阱411和421的间隔距离最好约为3.0到4.0微米。p-阱411和421最好具有3.0×1018原子/cm3的的峰值浓度并且扩散到与n+埋层413相接触的深度(约0.9到约1.2微米)。p-阱411和421是利用常规掩模、掺杂和扩散技术形成的，并且最好同时形成。
深隔离沟槽419使SCR结构41和它保护的内部电路隔开或隔离。深隔离沟槽419从SCR结构41的表面42延伸到p+层417中并且充填着沉积介质427，例如沉积氧化物(诸如，四乙基原硅酸盐(TEOS)氧化物)以及浮置的掺杂多晶硅层426(例如，p+掺杂多晶硅)。最好用场介质层428覆盖深隔离沟槽419。
场介质层418分离P-阱411和421，且其厚度为0.6微米量级。场介质层418和428例如包括氧化硅并且利用常规掩模和氧化物生长技术(例如，LOCOS隔离技术)形成。场介质层418和n-层414的一部分一起隔离第一p-阱411和第二p-阱421。此外，深隔离沟槽以及场介质层在形成ESD结构(例如，SCR结构41)和其它电路(例如，图9中示出的内部电路53)的半导体基片43上形成多个有源区。
在第一p-阱411和第二p-阱421内分别形成n+区或掺杂区412和422。在第一p-阱411和第二p-阱421内分别形成与n+区412和422隔开的p+区或掺杂区415和425。最好同时形成n+区412和422，而且同时形成p+区415和425。在n+区422和p+区425的上方形成第一欧姆接触431从而电气上连接区422和425，并且在n+区412和p+区415上方形成第二欧姆接触433从而电气上连接区412和415。
p+区415和425具有约为2.0×1020原子/cm3的表面浓度并且深度为约0.2到约0.3微米。n+区412和422具有约为1.0×1021原子/cm3的表面浓度并且深度为约0.1到约0.2微米。作为例子，p-阱411、p+区415、n+区412以及欧姆接触433形成SCR结构41的阳极，而p-阱421、p+区425、n+区422以及欧姆接触431形成SCR结构41的阴极。依据本发明，p-阱411、412和n+埋层413的内在电阻确保相对高的保持电压(Vh)，这允许SCR部件41克服常规SCR部件在出现寄生触发事件时保持在箝位“导通”状态的趋势。
SCR结构41对于二等分p-阱411的轴409是对称的，图5中只示出其一半。该部件的阳极侧和阴极侧用n-层414结隔离，还利用场介质层418从顶部隔离。还利用低掺杂p-层416从p+基片417结隔离SCR结构41，这确保非常低的电容444。此外，深沟槽419提供SCR结构41与受保护的内部电路(图9中示出)的低电容(即，电容445和446)横向隔离。寄生电容443和444对各个串联连接的主部件电容441是并联的。电容445和446是串联的并且与该电路的下部(即，阴极侧)并联。
SCR部件41的该等效电容电路确保非常平坦的电容-电压特性曲线(图8中示出)，这是对现有技术的明显改进。SCR结构41的电容上的总的减少是因为它的结面积较小以及层411/413和421/413之间的p-n结的串联连接电容441。此外，该C-V特性曲线的平坦性来自SCR结构41的串联电容。例如在正偏置期间，一个结耗尽，从而由于增加空间电荷宽度(spce charge width)而造成它的电容减小。另一个结维持不变，并且因此它的电容保持准常数。从而，和作为一个单结部件的ESD结构1相比，SCR结构41电容上的降低较少。负偏置改变各极化结的作用，但是SCR的总电容保持略微减小的趋势。相比之下，ESD结构1的二极管结变成积累，这造成它的空间电荷宽度减小。这引起电容的显著增加。
图6示出SCR结构41另一部分的放大剖面图。p+层417最好经深接触沟槽439与VEE总线连接。深接触沟槽439充填着多晶硅层426(例如，p+掺杂多晶硅)。
如图5中所示，SCR结构41的阴极侧和阳极侧在部件DC电流-电压特性曲线和ESD操作方面都是物理对称的低电压p-n-p-n可控硅整流器。即，这二个SCR部件在DC以及瞬态工作方式中具有对称的I-V特性曲线。各区和各层415、411、413、421和422形成一个p-n-p-n部件，而各区和各层425、421、413、411和412形成第二个p-n-p-n部件。
SCR结构41具有出色的隔离特性。利用包围SCR结构41的沟槽隔离(例如，深隔离沟槽419)，可忽略掉漏电流电平。这减小任何锁定(latch-up)到SCR结构41附近的内部电路(在图9中所示为内部电路53)的可能。此外，重掺杂p+层417以及深p+掺杂多晶硅填充的深沟槽基片的对VEE或地的接触提供一个有效的势垒，以便减小基片电流注入以及减小与相邻内部电流的串扰结构。
下面的表概括ESD结构1(现有技术)和SCR结构41的部件性能比较
其中，BV是DC击穿电压，Vtr是触发电压(图10中用I-V曲线上的点61表示)，最小Vh是最小保持电压(图10中用I-V曲线上的点62表示)，C-V摆动是最大最小电容比，Cload是ESD部件的负载电容，效率是相对于ESD部件归一化的，面积包括不带焊盘的ESD部件总面积。
图7是比较SCR结构41(曲线206)和ESD结构1(曲线207)的传输线脉冲(TLP)电流-电压曲线。如图7中所示，SCR部件41在1安时示出11伏的最大TLP偏置电压，而ESD部件1在1安时示出24伏的最大TLP偏置电压。图8是比较ESD结构1(曲线208)和SCR结构41(曲线209)的电容-电压偏置曲线。在图7和8中，ESD结构1的面积为1064μm2，而SCR结构41的面积为640μm2。
图7和8以及上面的表一起示出SCR结构41和现有技术高频ESD结构1相比的性能提高。在持续的ESD阈电压应力方面，SCR结构41显示出改进的坚固性。另外，部件电容约为一半。另外，即使输入电压从0摆动到Vcc(5伏)时，SCR结构41的输入电容也几乎保持不变。此外，SCR结构41的部件面积约为ESD结构1的面积的60％。
图9示出包括I/O ESD保持电路510、I/O焊盘514、VEE或地总线517以及内部电路53的高频集成电路部件51的等效电路。ESD保护电路510包括二个依据本发明的对称低电压触发SCR(SLVTSCR)部件。电路510和I/O焊盘514以及VEE总线517连接。尽管未示出，在完整实现下，和510类似的第二ESD保护电路与I/O焊盘514以及Vcc总线或电力轨连接。内部电路53例如包括双极功率放大部件、逻辑部件、级间匹配网络部件，等等。
ESD保护电路510、I/O焊盘514、VEE总线517以及内部电路在半导体基片，例如图5中示出的基片43上形成，其中术语“在...上”意味着结构在基片43内、在基片43上方(例如覆盖着隔离区)和/或接触基片43的上表面42。
重新参照图5，n+区412、p-区411和n+埋层413分别构成n-p-n纵向晶体管110的发射极、基极和集电极(图9中示出)。n+区422、p-区421和n+埋层413分别构成对称n-p-n纵向晶体管120的发射极、基极和集电极。n+埋层413和n-层414构成n型基极，而p+区415和425分别构成p-n-p横向双极晶体管113的发射极/集电极区。电阻器112和122分别由p-区411和421的分布电阻形成。
电阻器111和121分别由n+埋层413和n-层414的分布电阻形成。竖向p-n-p晶体管114由p+基片417(发射极/集电极)、n+埋层413(基极)和p-区415/411(集电极/发射极)构成，其中电阻器115是p+基片417的分布电阻。第二竖向p-n-p晶体管124由p+基片417(发射极/集电极)、n+埋层413(基极)以及p-层425/421(集电极/发射极)构成。
结构510构成一个带有二个端子的功能电路块，这二个端子分别在一个方向与部件110、114和113以及在相向方向上与部件120、124和113相组合地工作以便保护内部电路53免受ESD应力。p-n-p部件113的基极/集电极和/或基极/发射极结的DC击穿电压约为7伏。在正常条件(即，工作电压＜Vcc)下，ESD 51是断开的，只具有可忽略不计的漏电流流入电路中。
作为例子，考虑I/O焊盘514和阳极连接而VEE总线517和阴极连接的状态。如果考虑在I/O焊盘514处相对于VEE有正的ESD应力，则在区411和413之间形成的p-n结被正向偏置，而区421和413之间的p-n结被反向偏置。同时，层413和416之间的p-n结变成反向偏置。后一个p-n结由于低掺杂p-层416而具有非常高的击穿电压(＞50伏)。
当反向偏压超过由p-阱421和n+埋层413形成的p-n结的雪崩击穿(大约直流7伏)时，通过晶体管113的电流增加并且产生附加的载流子(电子空穴对)。所产生的空穴在p-阱421和p+区425中加速，并由欧姆接触431(即，阴极)收集。由于沿着这些p掺杂区的空穴漂移，电阻器122上的电压降增加。
当p-阱421和n+区422之间的p-n结上的电压偏置超过0.6-0.7伏时，n-p-n晶体管120的基极/发射极结变成正向偏置并且SCR部件导通。由于电阻器121上的集电极电流增加，p-n-p晶体管的基极/集电极上的电压降减小。从而，该部件导通并且被触发成急变(snap back)。依据本发明的该部件在各电极之间形成一个阻抗非常低的通路，并且ESD感应电流排放到该保护电路中而不是内部电路53中。在正向应力偏置期间，由于反向偏置的基极/集电极结的击穿电压非常高，故晶体管124不导通。从而，只有少量的电流流过晶体管124。
图10示出来自ESD结构51的SCR部件的瞬态I-V特性曲线，这是由瞬态偏置造成的。该IV曲线上的点61代表触发电压和电流(Vtr和Itr)，而点62代表保持电压和电流(Vh和Ih)。点63代表超过其会出现内部电路故障的最大电压。区64代表优选的I-V工作区，而区66代表ESD设计窗口。依据本发明，负应力的特性曲线和图10中示出的特性曲线对称。
ESD结构51的坚固性尤其由二个关键参数造成1)在该部件的一侧，大约9到10伏的触发电压Vt以及大约0.02安的触发电流It；以及2)在该部件的另一侧，约6到7伏的保持电压Vh和约0.2安的保持电流Ih。当电极之间的电压偏置增加超过Vh时，ESD结构51进入急变模式(即，它导通)，并且因此需要较低的电压，以便与负阻抗相对应维持在该部件中循环的电流。
超过保持电压时，该部件的低阻抗模式保持陡的I-V特性曲线，并且在该部件内形成低功率耗散。本发明的该特性帮助ESD结构51保持较高的ESD阈应力，而且还决定ESD保护电路设计的坚固性。另外，ESD结构51对ESD应力具有快速响应。从断开到接通(低阻抗模式)约需1纳秒的时间，并且该设计不会使该部件过热，而对于现有技术过热是一个问题。
于是，本发明提供了一种用于高频ESD应用的对称SCR保护部件。该公开的部件具有低触发电压(即，9-10伏)，低电容(小于0.3pF)，性能优于现有技术的齐纳二极管配置而且它的尺寸小。由于它的低电容，依据本发明的SCR部件减少信号损失，不造成大的信号反射，而且不限制芯片至芯片带宽。此外，容易在标准高频双极集成电路工艺流中实现该对称SCR保护部件。另外，依据本发明的SCR部件是在不需要现有技术的SCR ESD结构所需的附加二极管或MOS晶体管器件以及控制电路的情况下实现的。
尽管已参照其特定实施例说明和示出了本发明，但这不意味着本发明受这些示意实施例的限制。本领域技术人员将理解，在不背离本发明的精神的情况下可以做出各种修改和变型。从而，本发明将包含所有在附后权利要求书的范围之内的变型。
权利要求
1.一种高频集成电路结构，包括一个具有多个隔离的有源区的半导体材料本体；在第一有源区中形成的内部电路；在第二有源区中形成的第一可控硅整流器器件，该第一可控硅整流器器件包含第一导电型的第一掺杂区、该第一导电型的第一阱区、第二导电型的埋层、该第一导电型的第二阱区和该第二导电型的第二掺杂区；以及第二可控硅整流器器件，其包括该第一导电型的第三掺杂区、该第二阱区、该埋层、该第一阱区和该第二导电型的第四掺杂区，其中，该第一和第二可控硅整流器器件与该内部电路耦接并且形成一个用于使该内部电路免受正、负ESD应力的ESD结构。
2.如权利要求1所述的高频集成电路结构，其中，该半导体材料本体包括具有该第一导电型的半导体晶片；在该半导体晶片上方形成的第一半导体层，其中该第一半导体层为该第一导电型，其中，该第一半导体层的掺杂浓度比该半导体晶片的掺杂浓度低，并且其中，在该第一半导体层的上方形成该埋层；以及在该埋层上方形成的第二半导体层，其中，该第二半导体层为该第二导电型并且掺杂浓度比该埋层的掺杂浓度低，其中，在该第二半导体层中形成该第一和第二阱，该第一和第四掺杂区在该第一阱中，并且其中，该第二和第三掺杂区在该第二阱中。
3.如权利要求2所述的高频集成电路器件，还包括与该第一和第四掺杂区耦接的第一欧姆接触；以及与该第二和第三掺杂区耦接的第二欧姆接触。
4.如权利要求2所述的高频集成电路器件，还包括一个从该第二半导体层的一个表面延伸到该半导体晶片中的深接触沟槽。
5.一种对称SCR器件，包括第一导电型的第一半导体层；在该第一半导体层上方形成的该第一导电型的第二半导体层，其中，该第二半导体层的掺杂浓度比该第一半导体层的掺杂浓度低；在该第二半导体层中形成的第二导电型的第一阱和第二阱，其中该第一阱和第二阱是隔开的；在该第一阱中形成的第一和第二掺杂区，其中该第一掺杂区为该第一导电型而该第二掺杂区为该第二导电型，并且其中，该第一和第二掺杂区在电气上是相耦接的；以及在该第二阱中形成的第三和第四掺杂区，其中该第三掺杂区为该第一导电型而该第四掺杂区为该第二导电型，并且其中，该第三和第四掺杂区在电气上是相耦接的。
6.如权利要求5所述的SCR器件，还包括一个为该第二导电型的半导体基片；在该半导体基片上方形成的该第二导电型的第四半导体层，其中在该第四半导体层上方形成该第一半导体层，并且其中，该第四半导体层的掺杂浓度比该半导体基片的掺杂浓度低。
7.如权利要求6所述的SCR器件，还包括一个从该第三半导体层的一个表面延伸到该第一半导体层中的深接触沟槽。
8.一种用于形成高频SCR器件的方法，包括步骤提供一块半导体基片，该基片包括第一导电型的第一半导体层、在该第一半导体层上方的第二导电型的第二半导体层、和在该第二半导体层上方的第三半导体层，其中，该第三半导体层为该第二导电型，并且其中，该第三半导体层的掺杂浓度比该第二半导体层的掺杂浓度低；在该第三半导体层中形成第一阱和第二阱，其中该第一阱和第二阱为该第一导电型，并且其中，该第一阱和第二阱是隔开的；在该第一阱中形成第一和第二掺杂区，其中，该第一掺杂区为该第一导电型而该第二掺杂区为该第二导电型；以及在该第二阱中形成第三和第四掺杂区，其中，该第三掺杂区为该第一导电型而该第四掺杂区为该第二导电型。
9.如权利要求8所述的方法，还包括形成一个深隔离沟槽的步骤，该沟槽围绕该高频SCR器件并且从该第三半导体层的一个表面延伸到该第一半导体层中。
10.如权利要求8所述的方法，还包括形成一个从该第三半导体层的一个表面延伸到该第一半导体层中的深接触沟槽的步骤。
全文摘要
在一实施例中，SCR器件(41)包括p+晶片(417)、p－层(416)、n+埋层(413)和n－层(414)。在该n－层(414)中形成p－阱(411、421)。在这些p－阱(411、421)中形成n+区(412、422)和p+区(415、425)。第一欧姆接触(431)使一个n+区(422)和一个p+区(425)耦接。第二欧姆接触(433)使另一个n+区(412)和另一个p+区(415)耦接，从而提供物理上和电气上对称的低电压p－n－p－n可控硅整流器。围绕该SCR器件(41)的深隔离沟槽(419)以及掺杂浓度分布提供低电容SCR设计，用以使高频集成电路免遭静电放电。
文档编号H01L21/762GK1577837SQ20041006336
公开日2005年2月9日 申请日期2004年7月8日 优先权日2003年7月9日
发明者伊夫格尼·N.·斯提法诺夫, 雷内·艾司库菲尔 申请人:半导体元件工业有限责任公司