专利名称：改善元件效能的几何最佳化间隙壁的制作方法
技术领域：
本发明是有关于一种包括形成互补金属氧化物半导体(complementarymetal-oxide semiconductor；CMOS)及金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effector transistor；MOSFET)元件的制程，且特别是一种形成金属氧化物半导体元件间隙壁及其制造方法，此制造方法可促进元件效能，包括改善闸极接触电阻。
背景技术：
随着MOSEFT及CMOS元件的特征尺寸范围小于0.1微米，包括45奈米以下，为达到理想的关键尺寸，湿蚀刻与干蚀刻制程的制程裕度愈来愈难以控制。例如在形成介电质间隙壁时(亦称为侧壁间隙壁或主要间隙壁)，尤其难以控制此间隙壁的宽度，特别是用以进行随后的自动对准硅化金属制造制程时。例如，一间隙壁的宽度可小于600埃(60奈米)或少于65奈米关键尺寸(闸极长度)的CMOS元件。
根据现有习知技术，形成的间隙壁邻接于闸极结构(闸介电层与闸极)的两侧及适用于形成源极/汲极区域的对准，藉此间隙壁作为一离子布植遮罩以形成一掺杂程度相对较高的N型或P型掺杂源极/汲极区域。此源极/汲极区域排列在邻近于先前形成的低掺杂程度的一源极延伸(source drainextension；SDE)区域，此亦被称为一轻微掺杂源极(lightly-doped drain；LDD)区域，形成于邻近位于闸介电层下方的通道区域。
随着元件关键尺寸的缩小，间隙壁的接近尺寸容忍误差的达成是为达成可靠的电效能及避免短通道效应(short channel effects；SCE)的重要因素。例如源极延伸区域对短通道效应的影响取决于源极延伸掺杂区域的深度及宽度，间隙壁的宽度也至少决定了源极延伸区域的宽度。典型的间隙壁产生需要沉积及蚀刻步骤，例如最初的沉积与随后移除一部分沉积的介电层。随着元件尺寸降到小于0.13微米，沉积制程及蚀刻制程都只有极狭小的制程裕度，不希望产生的尺寸变化会改变CMOS元件的关键尺寸及电效能。
一般来说，间隙壁用于与接续而来的自动对准硅化金属形成制程结合，包括在一闸极最高部分及源极/汲极区域上形成一三角形或L形的几何结构。这类几何结构的问题是具有一些缺点，这些缺点为L形间隙壁的宽度极难控制以达到设定的标准，包括元件间距也是需要考虑的因素。例如L形间隙壁的底部很容易在蚀刻制程中变化，藉由源极延伸区域下方宽度的一点小变化(例如几奈米)将导致设计上的一个大比例变化，从而对元件效能产生不利的影响。
另一方面，没有垂直侧壁的三角形间隙壁，在随后的蚀刻制程中会有一些缺点，间隙壁的侧壁在蚀刻制程中被暴露在外，而造成所不希望产生的三角形间隙壁宽度改变。
因此在半导体集成电路制造技术中需要一种改良的间隙壁及其制造方法，可形成同样坚固完整的间隙壁，避免在随后的蚀刻制程产生宽度改变效应，以改善元件效能。
由此可见，上述现有的间隙壁及其制造方法在结构、方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决间隙壁及其制造方法存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的间隙壁及其制造方法，便成了当前业界极需改进的目标。
有鉴于上述现有的间隙壁及其制造方法存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的改善元件效能的几何最佳化间隙壁，能够改进一般现有的间隙壁及其制造方法，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的间隙壁存在的缺陷，而提供一种新型结构的改善元件效能的几何最佳化间隙壁，所要解决的技术问题是使其提供一改良的间隙壁及其制造方法，可形成同样坚固完整的间隙壁，避免在随后的蚀刻制程产生宽度改变效应，以改善元件效能并克服现有习知技术的缺点。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种具有梯形间隙壁的互补金属氧化物半导体元件，其至少包括一半导体基板；一闸极结构至少包括一闸介电层位于该半导体基板上及一闸极位于该闸介电层上；以及梯形间隙壁邻接于闸极结构的两侧；其中该梯形间隙壁具有一最大高度邻接该闸极的一内缘，该最大高度低于该闸极的上方部分以暴露出该闸极侧壁部分。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的互补金属氧化物半导体元件，其中暴露出的该闸极侧壁部分的高度介于10埃到400埃之间。
前述的互补金属氧化物半导体元件，其中所述的梯形间隙壁至少包括具有一θ1角之间隙壁外侧壁部份，该θ1角的角度自水平起约大于75度。
前述的互补金属氧化物半导体元件，其中所述的间隙壁外侧壁的一高度，大于在半导体基板上的间隙壁下方部分的一宽度。
前述的互补金属氧化物半导体元件，其中所述的闸介电层至少包括介电常数大于8的一高介电常数介电材料。
前述的互补金属氧化物半导体元件，其更包括一氧化硅衬垫沉积于该梯形间隙壁及该闸极结构之间。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种制造具有梯形间隙壁的互补金属氧化物半导体元件的方法，该方法的步骤至少包括提供一半导体基板；形成一闸极结构至少包括一闸介电层位于半导体基板上及一闸极位于该闸介电层上；形成邻接于闸极结构两侧的一梯形间隙壁结构；以及形成该梯形间隙壁的一最大高度邻接该闸极的一内缘，该最大高度低于闸极的上方部份以暴露出闸极侧壁部分。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的制造具有梯形间隙壁的互补金属氧化物半导体元件的方法，其更包括形成一氧化硅衬垫沉积于该梯形间隙壁及该闸极结构之间。
前述的制造具有梯形间隙壁的互补金属氧化物半导体元件的方法，其中所述的形成梯形间隙壁的蚀刻步骤至少包括一干蚀刻制程，具有一蚀刻化学成分选自于由碳、氟、氢、氧及一惰性气体所组成的族群。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种制造具有梯形间隙壁的互补金属氧化物半导体元件的方法，其中所述的方法的步骤至少包括提供一半导体基板；形成闸极结构至少包括一闸介电层位于半导体基板上及一闸极位于该闸介电层上；形成梯形间隙壁结构邻接于闸极结构的两侧；以及形成该梯形间隙壁的一最大高度邻接该闸极的一内缘，该最大高度低于闸极的上方部分以暴露出一闸极侧壁部分，该暴露的闸极侧壁部分的高度介于10埃到400埃之间。
借由上述技术方案，本发明改善元件效能的几何最佳化间隙壁至少具有下列优点本发明提供一种具有梯形间隙壁的CMOS元件及其制造方法，制造方法具有改良的关键尺寸控制及改良的自动对准硅化金属制程。
综上所述，本发明特殊的改善元件效能的几何最佳化间隙壁，其具有上述诸多的优点及实用价值，并在同类产品及方法中未见有类似的结构设计及方法公开发表或使用而确属创新，其不论在产品结构、制造方法或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的间隙壁具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
图1A到图1D是绘示依照本发明一较佳实施例的一种集成电路制造过程的一部分金属氧化物半导体晶体管截面图。
图2是绘示依照本发明的较佳实施例的一种制程流程图。
10基板14A闸介电层闸介电层16氧化层 16B间隙壁氧化衬垫20A间隙壁 22硅化金属部分203步骤 207步骤A底部部分 C间隙壁顶端部分THETA1θ1角 12闸极结构14B闸极 16A间隙壁氧化衬垫18含硅材料层 20B间隙壁201步骤 205步骤209步骤 B向外侧壁部分D高度 THETA2θ2角具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的改善元件效能的几何最佳化间隙壁其具体实施方式
、结构、制造方法、步骤、特征及其功效，详细说明如后。
虽然下文以一CMOS晶体管作为例示以解释本发明所示的方法，然此方法及间隙壁可运用于任何CMOS晶体管及MOSEFT结构，此间隙壁可在随后的蚀刻制程(包括干蚀刻)防止宽度缩小。
请参阅图1A，其绘示实施本发明方法的范例。一半导体基板10，具有一位于基板10上方的CMOS闸极结构12，包括一闸介电层14A部分及上方闸极14B部分。闸介电层14A部分及上方闸极14B部分是利用传统沉积、微影及蚀刻制程所形成。基板10可包括但并不限于以下所提到的部分，例如硅、硅覆绝缘层(silicon on insulator；SOI)、层叠硅覆绝缘层(stackedsilicon on insulator；SSOI)、层叠锗化硅覆绝缘层(stacked SiGe oninsulator；S-SiGeOI)、锗化硅覆绝缘层(SiGe on insulator；SiGeOI)及锗覆绝缘层(Ge on insulator；GeOI)或其所组成的群组。
请参阅图1A，闸极结构包括闸介电层14A部分及闸极14B部分，可经由传统的化学气相沉积制程(chemical vapor deposition；CVD)、微影(lithographic)、及等离子体(干蚀刻)及/或湿蚀刻方法形成。闸介电层14A部分可经由现有习知的制程，例如热氧化、氮化、溅镀沉积或化学气相沉积法完成。此闸介电层可包括氧化硅(SiO2)、氮化硅(SixNy)、氮氧化硅(SixOyNz)、高介电常数介电质(例如介电常数大于8)包括过渡金属氧化物及稀土元素氧化物。例如闸介电层可包括氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、硅酸铪(HfSiO4)、氧化锆(ZrO2)、氮氧化锆(ZrON)、硅酸锆(ZrSiO2)、氧化钇(Y2O3)、氧化镧(La2O3)、氧化铈(CeO2)、二氧化钛(TiO2)、氧化钽(Ta2O5)或其所组成的族群。此CMOS元件的闸极长度以小于65奈米及闸介电层厚度小于10奈米为较佳。
此闸极结构的闸极部分，例如闸极14B，可由与后续例如多晶硅化金属制造制程所形成的硅化金属材料相容的材料形成为较佳，此材料例如多晶硅、非晶多晶硅、掺杂的多晶硅及多晶锗化硅或其所组成的族群。
举例来说，首先利用化学气相沉积制程形成一闸介电层覆盖在基板10上，接着以溅镀或加热成长制程沉积一闸极层及一硬罩幕层，之后以传统的微影图案化及干蚀刻制程产生闸极结构12，在半导体基板上以一离子布植步骤形成一掺杂区域，例如邻接闸极结构12的两侧的源极延伸区域。
请参阅图1B，毯覆沉积一氧化层16在闸极结构12上，其中形成此氧化层16以一化学气相沉积制程为较佳，例如为一等离子体加强式化学气相沉积(plasma enhanced chemical vapor deposition；PECVD)或低压化学气相沉积(low pressure chemical vapor deposition；LPCVD)制程；此氧化层16的厚度则以75埃到150埃为较佳。氧化层16可利用一四乙基正硅酸盐(tetraethylorthosilicate；TEOS)前驱物且/或双第三丁基胺基硅烷(bis(tert-butylamino)silane，BTBAS)前驱物及一氧源形成，其中氧源以臭氧(O3)或一氧气/臭氧混合物为较佳，然亦可应用其他形式的氧化硅。接着可利用一热炉管或快速加热退火(rapid thermal anneal；RTA)形成此氧化层16，其中退火温度以介于800℃到1100℃为较佳，以使氧化层密实并活化离子布植掺杂物。
一含硅材料层18较佳为含氮化硅，例如氮化硅(例如Si3N4、SiN)、富含硅的氮化物、氮氧化硅(例如SiOxNy)、富含硅的氮氧化物或其所组成的族群。接着将此含硅材料层18以LPCVD或PECVD制程毯覆沉积在此氧化层16之上且其厚度大于300埃，形成含硅材料层18的温度以小于700℃为较佳。利用硅甲烷(SiH4)及/或氯硅甲烷(SiH4Cl)前驱物，如硅甲烷(SiH4)、二硅甲烷(Si2H6)、三硅甲烷(Si3H8)、二氯硅甲烷(SiH4Cl2)、三氯硅甲烷(SiH4Cl3)、六氯硅甲烷(SiH4Cl6)及类似物，或其混合物可应用于形成氮化硅层。含硅材料层18较佳的沉积温度是介于350℃到700℃之间。
请参阅图1C，根据本发明的一实施例，含硅材料层18用以进行选择性干蚀刻制程，例如使用单一或复合无线电频率电源进行反应性离子蚀刻(reactive ion etching；RIE)。此蚀刻化学作用可包括由碳氟化合物等离子体来源气体形成的碳及氟成分。此蚀刻化学作用包括的碳及氟成分也可包括由碳氟化合物及/或氢氟化合物等离子体来源气体所形成。此蚀刻化学作用包括的碳及氟成分亦可包括由碳氟化合物及/或碳氢氟化合物等离子体来源气体及氧气所形成。此蚀刻化学反应亦可附加包括由碳氟化合物及/或碳氢氟化合物等离子体来源气体及一惰性气体如氮、氩、氦或其所组成的族群所形成的碳成份。
在以蚀刻制程完成此含硅材料层18的回蚀之后，蚀刻此氧化层16以形成主要间隙壁部分，例如具有外侧壁部分B的间隙壁20A及间隙壁20B。外侧壁部分B具有一角度θ1角，θ1角以自水平起角度大于75度为较佳。另外，此主要间隙壁部分有一倾斜向上的间隙壁顶端部分C，具有一角度如θ2角，θ2角以自水平起角度小于或等于θ1角为较佳。此外有一底部部分A，具有一小于或等于50奈米的下方宽度部分，其中以小于或等于间隙壁侧壁部分的高度为较佳，因此整个主要间隙壁部分的形状以接近一梯形的几何形状为较佳。
干蚀刻制程可包括一或多个过蚀刻(overetch)制程以调整此间隙壁高度，及暴露出闸极14B所欲暴露的最高的部分，此闸极暴露部分的高度自此间隙壁内缘最高部分起算为D。此间隙壁蚀刻制程包括可完成终点侦测的一过蚀刻制程，例如以传统的目视、干涉仪方法或可以时间为基准来达成。
本发明的一个重点为形成具有θ1角的外侧壁部份B，θ1角于基板平面上自水平起角度介于75度到90度之间，其中以介于80度到90度之间为较佳，介于85度至90度之间为更佳。位于间隙壁顶端部分C的斜角θ2角，以角度小于θ1角为较佳，此间隙壁顶端部分C由位于邻接闸极14B的一内缘的一较高高度往位于间隙壁外缘的一较低高度方向倾斜。
本发明的另一个重点为利用一包括过蚀刻制程的干蚀刻法形成此梯形间隙壁，蚀刻一间隙壁顶端部分以暴露出闸极14B的上部份侧壁，而暴露出的闸极14B的上部份侧壁具有一高度(距离)D并突出在间隙壁内缘之上。高度D以介于10埃到400埃为较佳，而介于10埃到60埃为更佳。
经间隙壁过蚀刻制程后，进行一湿蚀刻制程例如使用稀释氢氟酸回蚀氧化层16部分，以形成邻接于闸极14B的间隙壁氧化衬垫16A及间隙壁氧化衬垫16B。
请参阅图1C到图1D，在一离子布植制程后形成邻接于间隙壁20A及间隙壁20B的掺杂的源极/汲极及任意掺杂的闸极14B。接着以一自动对准硅化金属形成制程形成一导电硅化金属部分22(例如多晶硅化金属)于闸极14B顶端部，闸极14B包括具有一高度为D的突出侧壁部分。经由相同的硅化金属形成制程，导电硅化金属部分可形成于邻接此间隙壁的源极/汲极区域之上。例如一能形成硅化金属的金属，以钛、钴或镍为较佳。首先沉积覆盖此闸极，接着经由一种或多种的加热退火制程来形成一低电阻硅化金属，以硅化钛(TiSi2)、硅化钴(CoSi2)或硅化镍(NiSi2)为较佳，然其他硅化金属包括硅化铂(PtSi)或硅化钨(WSi2)亦可适用。
根据本发明的各种优点，对于硅化金属的形成步骤而言，在形成具有一高度D的突出部分的闸极，只有极微的闸极材料损失是很重要的，这可使形成在闸极的上方部份的硅化金属部分22的厚度较厚而具有较低串联电阻。本发明的优点为在形成一突出闸极部份的间隙壁的过蚀刻制程中，由于本发明的较佳实施例的梯形几何形状，间隙壁宽度20A及间隙壁宽度20B并没有较大程度的变化，因此维持了间隙壁关键尺寸及元件效能。有利的是，此高度D可依照本发明所提供的方法调整以达到成功的组成结构及元件效能，元件具有小于90奈米的闸极长度，其中以小于或等于65奈米为较佳。此外本发明的另一优点为梯形间隙壁降低或避免了此间隙壁顶端部分C的优先蚀刻，例如防止于上方表面形成会对之后的制程，例如形成区域内连线，产生有害影响的凹面。
请参阅图2，是绘示本发明的实施例的制程流程图。步骤201首先提供包括一CMOS闸极结构的硅基板，接着步骤203形成一间隙壁氧化硅介电层的覆盖层，步骤205形成一间隙壁氮化硅介电层的覆盖层，步骤207进行一蚀刻步骤以形成具有一下层氧化衬垫的一梯形氮化硅间隙壁，而使闸极具有一突出于间隙壁高度的部分，最后步骤209于闸极的顶端部分形成一硅化金属部分。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围。
权利要求
1.一种具有梯形间隙壁的互补金属氧化物半导体元件，其特征在于其至少包括一半导体基板；一闸极结构至少包括一闸介电层位于该半导体基板上及一闸极位于该闸介电层上；以及梯形间隙壁邻接于闸极结构的两侧；其中该梯形间隙壁具有一最大高度邻接该闸极的一内缘，该最大高度低于该闸极的上方部分以暴露出该闸极侧壁部分。
2.根据权利要求1所述的互补金属氧化物半导体元件，其特征在于其中暴露出的该闸极侧壁部分的高度介于10埃到400埃之间。
3.根据权利要求1所述的互补金属氧化物半导体元件，其特征在于其中所述的梯形间隙壁至少包括具有一θ1角之间隙壁外侧壁部份，该θ1角的角度自水平起约大于75度。
4.根据权利要求3所述的互补金属氧化物半导体元件，其特征在于其中所述的间隙壁外侧壁的一高度，大于在半导体基板上的间隙壁下方部分的一宽度。
5.根据权利要求1所述的互补金属氧化物半导体元件，其特征在于其中所述的闸介电层至少包括介电常数大于8的一高介电常数介电材料。
6.根据权利要求1所述的互补金属氧化物半导体元件，其特征在于其更包括一氧化硅衬垫沉积于该梯形间隙壁及该闸极结构之间。
7.一种制造具有梯形间隙壁的互补金属氧化物半导体元件的方法，其特征在于该方法的步骤至少包括提供一半导体基板；形成一闸极结构至少包括一闸介电层位于半导体基板上及一闸极位于该闸介电层上；形成邻接于闸极结构两侧的一梯形间隙壁结构；以及形成该梯形间隙壁的一最大高度邻接该闸极的一内缘，该最大高度低于闸极的上方部份以暴露出闸极侧壁部分。
8.根据权利要求7所述的制造具有梯形间隙壁的互补金属氧化物半导体元件的方法，其特征在于其更包括形成一氧化硅衬垫沉积于该梯形间隙壁及该闸极结构之间。
9.根据权利要求7所述的制造具有梯形间隙壁的互补金属氧化物半导体元件的方法，其特征在于其中所述的形成梯形间隙壁的蚀刻步骤至少包括一千蚀刻制程，具有一蚀刻化学成分选自于由碳、氟、氢、氧及一惰性气体所组成的族群。
10.一种制造具有梯形间隙壁的互补金属氧化物半导体元件的方法，其特征在于其中所述的方法的步骤至少包括提供一半导体基板；形成闸极结构至少包括一闸介电层位于半导体基板上及一闸极位于该闸介电层上；形成梯形间隙壁结构邻接于闸极结构的两侧；以及形成该梯形间隙壁的一最大高度邻接该闸极的一内缘，该最大高度低于闸极的上方部分以暴露出一闸极侧壁部分，该暴露的闸极侧壁部分的高度介于10埃到400埃之间。
全文摘要
本发明是有关于一种改善元件效能的几何最佳化间隙壁，一种具有梯形间隙壁的互补金属氧化物半导体元件及其制造方法，制造方法具有改良的关键尺寸控制方法与改良的自动对准硅化金属制程，此互补金属氧化物半导体元件包括一半导体基板；一闸极结构至少包括位于半导体基板上的一闸介电层及位于此闸介电层上的一闸极；一梯形间隙壁邻接于闸极结构的两侧，此梯形间隙壁邻接此闸极的一内缘处具有一最大高度，最大高度低于闸极的上方部分以暴露出闸极侧壁部分。本发明的制造方法具有改良的关键尺寸控制及改良的自动对准硅化金属。
文档编号H01L27/092GK1797785SQ20051009000
公开日2006年7月5日 申请日期2005年8月9日 优先权日2004年12月31日
发明者陶宏远, 徐祖望, 梁孟松 申请人:台湾积体电路制造股份有限公司