专利名称：材料叠层的制作方法
技术领域：
本发明主要涉及半导体结构，更具体地说，涉及在金属氧化物半导体电容器(MOSCAP)和金属氧化物半导体场效应晶体管(MOSFET)中使用的材料叠层，该叠层包括存在于介质层顶部或内部的含稀土金属(或类稀土)层，该层能够稳定含硅导体的阈值电压和平带电压。特别地，含稀土金属(或类稀土)层的存在在半导体衬底中引起了带弯曲，使得阈值电压转变到比没有使用这样的层时更负的值。
背景技术：
在标准的硅互补金属氧化物半导体(CMOS)技术中，n型场效应晶体管(nFET)使用沉积在二氧化硅或氧氮化硅栅极介质层上的As(或其它施主)掺杂的n型多晶硅层作为栅极电极。通过此多晶硅层提供栅极电压以在栅极氧化物层下的p型硅中形成反型沟道。
在未来的技术中，将用具有更高的介电常数的栅极材料替代二氧化硅或氧氮化硅。这些材料被称作“高k”材料，术语“高k”指介电常数大于4.0，优选大于约7.0的绝缘材料。除非特别指明，这里提到的介电常数是相对于真空的介电常数。各种可能的材料中，对于常规栅极介质，因为在高温下极好的热稳定性，氧化铪，硅酸铪或氧氮化硅铪是最合适的替代者。
当制造n-MOSFET时，由铪基介质作为栅极介质制造的硅金属氧化物半导体场效应晶体管(MOSFET)面临没有理想的阈值电压。这是一个普遍问题，具体地说，当MOSFET由HfO2作为介质并且TiN/多晶Si作为栅极叠层时，阈值电压在0.05到0.3V范围内，特别是在标准的热处理后。理想地，阈值电压应该在约-0.2到-0.05V左右。迄今为止，还没有用于解决存在于包括Hf基介质的Si MOSFET中的上述问题的已知的可行解决方法。
由于包括Hf基介质的Si MOSFET具有的上述问题，需要提供一种方法和结构，其能够稳定包括Hf基栅极介质的MOSFET的平带电压和阈值电压。
发明内容
本发明提供了一种金属叠层结构，该结构稳定了包括含Si导体和Hf基介质的材料叠层的平带电压和阈值电压。强调，当制造n-MOSFET时，由氧化铪作为栅极介质制造的现有技术Si MOSFET面临没有理想的阈值电压。当叠层由HfO2作为介质并且TiN/多晶硅作为栅极叠层成分组成时，在标准的处理后，阈值电压在0.05到0.3V范围内。理想地，阈值电压应该在约-0.2到-0.05V左右。本发明通过在材料叠层中引入含稀土金属层，从而通过电负性的不同将阈值电压转变到期望电压解决了此问题。
概括地说，本发明提供的材料叠层包括铪基介质；含稀土金属层，位于所述铪基介质的顶部或内部；导电覆层，位于所述铪基介质上；以及含Si导体。
在本发明的一些实施例中，可选的化学氧化(chemox)层可以位于Hf基介质下。如在整个本申请中所使用，术语“化学氧化层”指在形成Hf基介质前在半导体衬底的表面上形成的可选界面介质。注意，这里使用的术语“含稀土金属层”指稀土材料及表现类似稀土材料的材料。
在本发明的另一实施例中，提供了材料叠层，该叠层包括可选的化学氧化层，作为所述铪基介质的HfO2或硅酸Hf，包括至少一种稀土金属或类稀土材料的金属氮化物层，以及作为含Si栅极导体的多晶硅，其中所述金属氮化物层同时用作所述含稀土层和所述导电覆层。
注意，在发明的材料叠层中，含稀土金属层的存在向具有不同于Hf基介质层的电负性和/或化合价的Hf基介质中引入电荷中心。具体地，在发明的材料叠层中含稀土金属层的存在向Hf基介质引入异质原子，所述异质原子残留在Hf基介质上的替换或填隙位置。通过改变缺陷的化学性质，电荷中心改变材料叠层中的静电分布，并改变在介质中以及在Hf基介质和将介质夹在中间的硅和电极之间的介质界面附近的电势的有效对准。注意，含稀土金属层可以保留作为分离层或者可以在Hf基介质中相互扩散。含稀土金属层在Hf基介质中的位置不是关键，只要在Hf基介质中或上存在一浓度梯度的含稀土金属层。浓度梯度可以是突变的或非突变的。
除了上述材料叠层之外，本发明还提供包括本发明的材料叠层作为一部分的MOSCAP和MOSFET结构。具体地，并概括地说，本发明提供的半导体结构包括构图的材料叠层，位于半导体衬底表面上，所述构图的材料叠层包括铪基介质；位于所述铪基介质顶部或内部的含稀土金属层；位于所述铪基介质上的导电覆层；以及含Si导体。
本发明还涉及制造本发明的材料叠层的方法以及制造包括该叠层的半导体结构的方法。
注意，本发明的材料叠层提供平带电压的负转变(当与不包括含稀土金属层的标准材料叠层比较时)以便使平带电压现在适合用于制造MOSFET。在理想的n沟道MOSFET中，电极是其Fermi能级与Si衬底的导带对准。过去，问题是实际的nMOSFET不能以这样的对准制造，并且因此平带电压大于+0.1V而不是对于具有标准掺杂的Si衬底的典型的平带电压-0.2V。使用上述材料叠层，平带电压约为-0.15V到约-0.05V。这样的平带电压将阈值电压(晶体管导通的电压)转变到约0.1V，是n型沟道MOSFET的期望值。不包括含稀土金属层的现有材料叠层导致在低电反向(inversion electrical)厚度处(约14-15的量级)的高电子沟道迁移率(在1MV/cm的电场下约200cm2/Vs的量级)。然而，现有技术的材料叠层没有给予nMOSFET所需的阈值电压。使用本发明的材料叠层获得了期望的阈值电压，没有影响其它规格。
应该简要讨论一下本发明的材料叠层的几个独特方面。第一，含稀土金属层的存在向介质叠层引入偶极子。偶极子的起源是由于稀土金属原子极强的正电性。稀土金属原子薄片吸引正电荷，导致形成偶极子。不希望被任何理论限制，相信此偶极子形成了平带电压和阈值电压的期望转变。热工艺使稀土金属原子扩散到整个栅极叠层。然而，只要在整个叠层中具有非对称分布的稀土金属组分，就会导致这样的偶极子，不管叠层中的稀土金属组分是原子突变的还是扩散的。第二，在Hf基介质中稀土金属原子的存在(源于相互扩散)将导致电荷补偿介质。已知，带正电的氧空位在如氧化铪的离子氧化物中的平带电压决定中起到作用。
如果存在少量稀土金属，替换Hf离子的稀土金属离子作为带负电的缺陷(REHf-)。由于对电中性的需要，稀土金属替换缺陷的存在会提高带电氧空位的浓度，从而促进必要的平带电压转变。第三，通过其强正电性，稀土金属原子将改变在半导体/化学氧化层/Hf基介质界面区域和顶部Hf基介质/含稀土金属/导电覆层区域处的界面化学性质，从而改变材料叠层的功函数的有效对准。其实，所有上述三种现象都是在叠层序列中作为独立层的高正电性元素插入的结果。随后此独立层可以相互扩散，但是此正电性元素的成分分布的存在确保平带/阈值电压。
图1A-1D是在本发明中使用的用于形成本发明的材料叠层的基本工艺步骤的图示表示(通过截面图)。
图2A是由本发明的材料叠层形成的MOSCAP结构的图示表示(通过截面图)；并且图2B是由本发明的材料叠层形成的MOSFET结构的图示表示(通过截面图)。
图3是包括CV(电容对电压)曲线的曲线图，比较了在1000℃+500℃形成气体退火后的HfO2/La2O3/TiN/多晶Si叠层和典型的HfO2/TiN/多晶Si叠层。
图4是与理想的带边位置相比本发明的材料叠层的CV曲线图。
图5是本发明的材料叠层的IV曲线，示出了本发明的叠层可以用于提供低泄漏nMOSFET器件。
具体实施例方式
下面将参考后面的讨论和本申请的附图详细描述本发明，其提供在MOSCAP和MOSFET中使用的材料叠层，该叠层包括存在于介质层顶部或内部的含稀土金属层，该层可以稳定含Si导体的平带电压和阈值电压。注意，本申请的附图是用于说明目的而没有按比例画出。
再次强调，当制造n-MOSFET时，由氧化铪作为栅极介质制造的现有Si MOSFET面临没有理想的阈值电压。当叠层由HfO2作为介质，并且TiN/多晶硅作为栅极叠层成分组成时，在标准的热处理后，阈值电压在0.05到0.3V范围内。理想地，阈值电压应该在约-0.2到-0.05V左右。本发明通过在材料叠层中引入含稀土金属层，通过电负性的不同，将阈值电压转变到期望的电压。虽然具体地描述和示出了Hf基介质，但是当Hf基介质被替代或与具有介电常数大于约4.0的其它介质材料一起使用时，还可以使用本发明。
首先描述本发明的材料叠层和用于形成叠层的工艺步骤，随后描述作为MOSCAP和MOSFET的成分的叠层。注意，虽然以分离结构示出MOSCAP和MOSFET，但是本发明还旨在包括在单个半导体衬底表面上的MOSCAP和MOSFET的结构。
首先参考图1A-1D，这些图示出了在半导体衬底的表面上形成本发明的材料叠层使用的基本工艺步骤的图示表示(通过截面图)。图1A示出了在本发明中形成的初始结构，该结构包括半导体衬底10，在半导体衬底10表面上的可选化学氧化层12和位于可选化学氧化层12上的Hf基介质14。当不存在化学氧化层12时，Hf基介质14位于半导体衬底10的表面上。
图1A中示出的结构的半导体衬底10包括任意半导体材料，包括但不仅限于Si，Ge，SiGe，SiC，SiGeC，Ge，GaAs，GaN，InAs，InP以及所有其它III/V或II/VI化合物半导体。半导体衬底10还可以包括有机半导体或叠层半导体如Si/SiGe，绝缘体上硅(SOI)，绝缘体上硅锗(SGOI)或绝缘体上锗(GOI)的半导体层。在本发明的一些实施例中，优选半导体衬底10由含Si半导体材料即包含硅的半导体材料构成。半导体衬底10可以掺杂，未掺杂或在其中包含掺杂和未掺杂区域。半导体衬底10可以包括单个晶体取向或者它可以包括具有不同晶体取向的至少两个共面表面区域(后面的衬底在技术上称为混合衬底)。当使用混合衬底时，nFET典型地在(100)晶面上形成，而pFET典型地在(110)晶面上形成。可以通过技术上公知的技术形成混合衬底。
半导体衬底10还可以包括第一掺杂(n-或p-)区域，和第二掺杂(n-或p-)区域。为了简明，在本申请的附图中没有具体示出掺杂区域。第一掺杂区域和第二掺杂区域可以相同，或者它们可以具有不同的导电类型和/或杂质浓度。这些掺杂区域被称为“阱”并且利用常规离子注入工艺形成。
随后在半导体衬底10中典型地形成至少一个隔离区域(未示出)。隔离区域可以是沟槽隔离区域或场氧化物隔离区域。可以利用本领域的技术人员已公知的常规沟槽隔离工艺形成沟槽隔离区域。例如，平版印刷术，蚀刻和用沟槽介质填充沟槽可以用于形成沟槽隔离区域。可选地，可以在沟槽填充前在沟槽中形成衬里，在沟槽填充后进行密化步骤，并且在沟槽填充后也可以进行平整化工艺。可以利用所谓的硅局部氧化工艺形成场氧化物。注意，当相邻的栅极具有相反的导电类型即nFET和pFET时，典型地要求至少一个隔离区域提供相邻的栅极区域之间的隔离。相邻的栅极区域可以具有相同的导电类型(即两者都是n-或p-型)，或者可选地，它们可以具有不同的导电类型(即一个是n-型另一个是p-型)。
在处理半导体衬底10之后，在半导体衬底10的表面上可选地形成化学氧化层12。利用本领域的技术人员已公知的常规的如氧化或氧氮化的生长技术形成可选的化学氧化层12。化学氧化层12由氧化硅，氧氮化硅或氮化氧化硅构成。化学氧化层12的厚度典型地从约0.5到约1.2nm，更典型地是具有从约0.8到约1nm的厚度。
根据本发明的实施例，化学氧化层12是通过湿化学氧化形成的具有从约0.6到约0.8nm厚度的氧化硅层。用于此湿化学氧化的工艺步骤包括利用氢氧化铵，过氧化氢和水(比例为1∶1∶5)的混合物在65℃下处理清洁半导体表面(例如Hf最末的半导体表面)。
下一步，通过如化学气相沉积(CVD)，等离子体辅助CVD，物理气相沉积(PVP)，金属有机化学气相沉积(MOCVD)，原子层沉积(ALD)，蒸发，反应溅射，化学溶液沉积以及其它类似的沉积工艺，如果存在，在化学氧化层12的表面上或者在半导体衬底10的表面上形成Hf基介质14。还可以利用上述工艺的任意组合形成Hf基介质14。
Hf基介质14由氧化铪(HfO2)，硅酸铪(HfSiOx)，氧氮化硅Hf(HfSiON)或其多层构成。在一些实施例中，Hf基介质14包括HfO2和ZrO2的混合物。在另外的实施例中，Hf基介质14可以被替代，或者与具有介电常数大于约4.0优选大于约7.0的其它介质材料一起使用。其它介质是本领域的技术人员已公知的金属氧化物或混合的金属氧化物，并且它们可以利用这里描述的形成Hf基介质14的任何技术形成。典型地，Hf基介质14是氧化铪或硅酸铪。Hf基介质14是“高k”材料，其介电常数大于约10.0。
Hf基介质14的物理厚度可以改变，但是典型地，Hf基介质14具有从约0.5到约10nm的厚度，更典型地具有从约0.5到约3nm的厚度。
在本发明的一个实施例中，Hf基介质14是通过MOCVD形成的氧化铪，其中使用流速约70到约90mg/m的四丁基氧化铪(Hf前体)和流速约250到约350sccm的O2。使用在0.3和0.5Torr之间的反应室气压和在400和500℃之间的衬底温度进行氧化Hf的沉积。
在本发明的另一个实施例中，Hf基介质14是通过使用后面的条件的MOCVD形成的硅酸铪，(i)四丁基氧化铪前体的流速在70和90mg/m之间，O2的流速在25和100sccm之间，并且SiH4的流速在20和60sccm之间；(ii)反应室气压在0.3和0.5Torr之间，以及(iii)衬底温度在400到500℃之间。
一旦形成图1A所示的结构(具有或不具有可选的化学氧化层12)，随后在Hf基介质14上形成含稀土金属层16，提供图1B中示出的结构。含稀土金属层16包括选自元素周期表IIIB族的至少一种元素的氧化或氮化物，所述元素包括例如La，Ce，Pr，Nd，Pm，Sm，Eu，Ga，Tb，Dy，Ho，Er，Tm，Yb，Lu或其混合物。优选，含稀土金属层16包括La，Ce，Y，Sm，Er和/或Tb的氧化物，更优选La2O3或LaN。
利用包括如蒸发，分子束沉积，MOCVD，ALD，PVP和其它类似的沉积工艺的常规沉积工艺形成含稀土金属层16。
在本发明的一个实施例中，含稀土金属层16这样形成，通过将图1A中示出的结构放入分子束沉积反应室的真空交换室(load-lock)中，随后对此反应室抽真空至10-5到10-8Torr。在这些步骤之后，在不破坏真空的条件下将该结构插入生长反应室，在该反应室中通过引导稀土金属的原子/或分子束以及氧或氮到结构的表面上，沉积如氧化La的含稀土金属层16。具体地，因为反应室的低气压，释放的原子/分子元素是束状并且在到达结构前不扩散。使用约300℃的衬底温度。在沉积La2O3的情况下，La的蒸发单元保持1400到1700℃的温度范围，并且使用流速为1到3sccm的分子氧。可选地，也可以使用原子或受激氧，并且它可以通过使氧气经过50到600瓦特范围内激发的射频源形成。在沉积期间，反应室内的气压可以在1×10-5到8×10-5Torr的范围内，并且氧化La的生长率可以在0.1到2nm每分钟的范围内，优选在0.5到1.5nm范围内。
含稀土金属层16典型地具有从约0.1nm到约3.0nm的厚度，更优选具有从约0.3nm到约1.6nm的厚度。
下一步，如图1C所示，利用常规的沉积工艺在含稀土金属层16的表面上形成导电覆层18。可以在形成导电覆层18中使用的常规沉积的例子包括CVD，PVD，ALD，溅射或蒸发。利用常规的沉积工艺在含稀土金属层16的表面上形成导电覆层18，其中沉积期间的真空可以破坏或不破坏。导电覆层18包括金属材料和/或能够传导电子的半金属材料。具体地，覆层18是如金属氮化物或金属硅氮化物的金属覆层。导电覆层18提供以下功能(a)保护含稀土金属层不受周围环境的影响，(b)作为对氧气氛的扩散阻挡，以及(c)防止含稀土金属层与含硅导体的反应。在实施例中，当覆层包括金属时，覆层18的金属成分可以包括选自元素周期表的IVB或V B族的金属。因此，导电覆层18可以包括Ti，Zr，Hf，V，Nb或Ta，更优选Ti或Ta。作为例子，导电覆层18优选包括TiN或TaN。除了前述导电覆层材料之外，本发明还包括与La2O3或其它上述含稀土金属材料的一种混合的Ti-La-N三元合金，Ta-La-N三元合金或Ti-La-N或Ta-La-N三元合金的叠层。如果随后使用，可以替代分离的含稀土金属层16和导电覆层，即单层包括两种成分。
例如，在本发明的另一个实施例中，提供材料叠层，该叠层包括可选的化学氧化层，作为所述Hf基介质的HfO2或硅酸Hf，包括至少一种稀土金属或类稀土材料的金属氮化物层，以及作为含Si栅极导体的多晶Si，其中所述金属氮化物层用作所述含稀土层和所述导电覆层。
导电覆层18的物理厚度可变，但是优选，导电覆层18具有从约0.5到约200nm的厚度，更优选具有从约5到约80nm的厚度在本发明的一个实施例中，导电覆层18是TiN，其通过从保持在1550到1900℃优选1600到1750℃的扩散室蒸发Ti并使氮的原子/受激束经过远程射频源沉积。衬底温度可以是约300℃并且氮流速在0.5sccm和3.0sccm之间。此范围是示范性的并没有限制本发明。氮流速依赖于具体的沉积反应室，具体地说，依赖于反应室的抽真空速率。可以用其它方法沉积TiN，如化学气相沉积或溅射并且该技术不是关键。
在形成如图1C中示出的导电覆层18之后，在导电覆层18顶部形成含硅导体20。在图1D中示出了包括含硅导体20的最终结构。具体地，利用已知的如物理气相沉积，CVD或蒸发的沉积工艺，在导电覆层18上形成含Si材料覆层。用于形成导体20的含硅材料包括单晶，多晶或非晶形式的Si或SiGe合金层。在此也预期上述含硅材料的组合。含硅材料20的覆层可以掺杂或未掺杂。如果掺杂，可以使用原位掺杂沉积工艺形成此结构。可选地，可以通过沉积，离子注入和退火形成掺杂含Si层。离子注入和退火可以在后面构图材料叠层的蚀刻步骤之前或之后发生。含Si层的掺杂将改变形成的栅极导体的功函数。用于nMOSFET的杂质离子的说明性例子包括选自元素周期表V A族的元素(当形成pMOSFET时可以使用IIIA族元素)。在本发明的此处沉积的含硅层20的厚度，即高度，可以依赖于使用的沉积工艺改变。优选，含硅导体20具有从约20到约180nm的垂直厚度，更优选具有从约40到约150nm的厚度。
可以利用本领域的技术人员已公知的常规工艺在图2A中示出的MOSCAP50或在图2B中示出的MOSFET52中制造图1D中示出的栅极叠层结构。每个示出的结构都包括最终由平版印刷和蚀刻构图的如图1D中示出材料叠层。
MOSCAP的形成包括在半导体衬底表面上形成热牺牲氧化物(未示出)。使用平版印刷，通过蚀刻在场氧化物中打开电容器结构的有效区域。如上所述，在移除氧化物之后，形成如图1D中示出的材料叠层。具体地，提供材料叠层，由平版印刷和蚀刻构图，并且随后向含硅导体20中引入杂质。典型地杂质是P(注入剂量为5E15ions/cm2，使用12keV的注入能量)。使用在950℃到1000℃下执行约5秒的激活退火激活杂质。在一些情况下，可以接着进行形成气体退火(5-10％氢气)，其在500℃到550℃之间执行用于化学氧化层/半导体衬底界面状态钝化。
MOSFET的形成包括首先在如上述的衬底中形成隔离区域。类似于MOSCAP并且在移除牺牲氧化物之后，形成如上述的材料叠层。在构图材料叠层后，优选但并不总是，在每个构图材料叠层的暴露侧壁上形成至少一个隔离物24。至少一个隔离物24包括如氧化物，氮化物，氧氮化物和/或其任何组合的绝缘体。由沉积和蚀刻形成至少一个隔离物24。
至少一个隔离物24的宽度必须足够宽以便源极和漏极硅化物接触(随后形成)不侵占构图材料叠层的边缘。典型地，当至少一个隔离物24具有从底部测量从约20到约80nm的宽度时源极/漏极硅化物不侵占构图材料叠层的边缘。
还可以通过使构图材料叠层经受热氧化，氮化或氧氮化工艺，在本发明的此处钝化构图材料叠层。钝化步骤形成关于材料叠层的钝化材料薄层。此步骤可以替代或与形成隔离物的前述步骤一起使用。当与形成隔离物的步骤一起使用时，在材料叠层钝化工艺之后形成隔离物。
随后在衬底中形成源极/漏极扩散区域26。利用离子注入和退火步骤形成源极/漏极扩散区域26。退火步骤用于激活由前面的注入步骤注入的杂质。用于离子注入和退火的条件本领域的技术人员已公知。源极/漏极扩散区域26还包括使用常规的延伸注入在源极/漏极注入之前形成的延伸注入区域。在延伸注入之后接着激活退火，或者可选地在延伸注入期间注入杂质并且使用相同的激活退火循环激活源极/漏极注入。这里还期望晕圈注入。
在一些情况下，可以接着进行形成气体退火(5-10％氢气)，其在500℃到550℃之间执行用于化学氧化层/半导体衬底界面状态钝化。
上述工艺步骤形成图2B中示出的结构。另外，利用本领域的技术人员已公知的工艺步骤进行如形成硅化物接触(源极/漏极和栅极)以及具有金属互连的BEOL(后段制程)互连级的CMOS工艺。
提供后面的实例用于说明目的，因此不能以任何方式理解为对本申请范围的限制。
实例在此实例中，利用本发明的材料叠层制备nMOSFET并且与不包括本发明的材料叠层的现有技术nMOSFET进行比较。具体地，利用上述工艺步骤制备包括SiO2/HfO2/0.8nmLa2O3/30nmTiN/多晶Si叠层(本发明)的材料叠层并且此材料叠层用作nMOSFET的一部分。制备不包括La氧化物的现有技术材料叠层并且用作现有技术nMOSFET(现有技术)的一部分。在Si衬底上的处理后的每个材料叠层在氮中经受1000℃的快热退火，随后是500℃的形成气体退火。
图3示出了两个nMOSFET的CV曲线。本发明的材料叠层的CET(电容等效厚度)和EOT(等效氧化物厚度)分别为10.2和6.5。现有技术材料叠层的CET和EOT分别为14.7和10.5。
对于n掺杂多晶硅栅极，本发明的材料叠层的阈值电压的特征，即平带电压离理想的带边位置约50-100mV。相比较，不包括含稀土金属层的现有技术材料叠层离理想的带边位置约350mV。另一个要注意的特征是在高温退火后本发明的器件中获得极好的缩放比例(aggressive scaling)(EOT小于1nm)。
图4示出了本发明的材料叠层的实验CV曲线与理想CV曲线的拟合，显示出包括本发明的材料叠层的nMOSFET有很好的表现。图5示出了本发明的材料叠层的IV曲线，显示出包括本发明的材料叠层的nMOSFET有具有低泄漏的很好的表现。
尽管根据其优选实施例具体示出和说明了本发明，本领域的技术人员应该理解，只要不脱离本发明的范围和精神，可以进行形式和细节上的前述和其它改变。因此，本发明并不限于所描述和示出的具体形式和细节，而是落入所附权利要求书的范围内。
权利要求
1.一种材料叠层，包括铪基介质；含稀土层，位于所述铪基介质的顶部或内部；导电覆层，位于所述铪基介质上；以及含Si导体。
2.根据权利要求1的材料叠层，还包括位于所述Hf基介质下的化学氧化层。
3.根据权利要求1的材料叠层，其中所述Hf基介质包括氧化铪，硅酸铪，氧氮化硅铪，氧化铪和氧化锆的混合物，或其多层。
4.根据权利要求3的材料叠层，其中所述Hf基介质包括氧化铪。
5.根据权利要求1的材料叠层，其中所述含稀土金属层包括选自元素周期表IIIB族的至少一种元素的氧化物或氮化物。
6.根据权利要求5的材料叠层，其中所述IIIB族元素是La，Ce，Y，Sm，Er或Tb中的一种。
7.根据权利要求6的材料叠层，其中所述IIIB族元素是La并且所述含稀土金属层是La2O3或LaN。
8.根据权利要求1的材料叠层，其中所述导电覆层包括金属氮化物或金属硅氮化物，其中所述金属选自元素周期表IVB族或VB族。
9.根据权利要求8的材料叠层，其中所述导电覆层包括TiN，TaN，Ti-La-N三元合金，Ta-La-N三元合金或具有Ti-La-N或Ta-La-N三元合金的叠层，其中在所述导电覆层中存在所述含稀土金属层。
10.根据权利要求1的材料叠层，包括可选的化学氧化层，作为所述Hf基介质的HfO2或硅酸Hf，包括至少一种稀土金属或类稀土材料的金属氮化物层，以及作为所述含Si栅极导体的多晶硅，其中所述金属氮化物层同时用作所述含稀土层和所述导电覆层。
11.根据权利要求10的材料叠层，其中所述稀土金属或类稀土金属包括选自元素周期表IIIB族的至少一种元素。
12.根据权利要求1的材料叠层，包括可选的SiO2化学氧化层，作为所述Hf基介质的HfO2或硅酸Hf，作为所述含稀土金属层的含La材料，作为所述导电覆层的TiN，以及作为所述含Si导体的n掺杂Si。
13.一种材料叠层，包括铪基介质，包含一浓度梯度的稀土金属，位于所述铪基介质的顶部或内部；导电覆层，位于所述铪基介质上；以及含Si导体。
14.根据权利要求13的材料叠层，还包括位于所述Hf基介质下的化学氧化层。
15.根据权利要求13的材料叠层，其中所述Hf基介质包括氧化铪，硅酸铪，氧氮化硅铪，氧化铪和氧化锆的混合物，或其多层。
16.根据权利要求15的材料叠层，其中所述Hf基介质包括氧化铪。
17.根据权利要求13的材料叠层，其中所述含稀土金属层包括选自元素周期表IIIB族的至少一种元素的氧化物或氮化物。
18.根据权利要求17的材料叠层，其中所述IIIB族元素是La，Ce，Y，Sm，Er或Tb中的一种。
19.根据权利要求18的材料叠层，其中所述IIIB族元素是La并且所述含稀土金属层是La2O3或LaN。
20.根据权利要求13的材料叠层，其中所述导电覆层包括金属氮化物或金属硅氮化物，其中所述金属选自元素周期表IVB族或VB族。
21.根据权利要求13的材料叠层，包括可选的化学氧化层，作为所述Hf基介质的HfO2或硅酸Hf，包括至少一种稀土金属或类稀土材料的金属氮化物层，以及作为所述含Si栅极导体的多晶硅，其中所述金属氮化物层同时用作所述含稀土层和所述导电覆层，并且所述稀土金属或类稀土材料包括选自元素周期表IIIB族的至少一种元素。
22.根据权利要求13的材料叠层，包括可选的SiO2化学氧化层，作为所述Hf基介质的HfO2或硅酸Hf，作为所述含稀土金属层的含La材料，作为所述导电覆层的TiN，以及作为所述含Si导体的n掺杂Si。
23.一种材料叠层，包括铪基介质，包含化合价和电负性不同于铪的异质原子，位于所述铪基介质的顶部或内部；导电覆层，位于所述铪基介质上；以及含Si导体。
24.根据权利要求23的材料叠层，其中所述Hf基介质包括氧化铪，硅酸铪，氧氮化硅铪，氧化铪和氧化锆的混合物，或其多层。
25.根据权利要求24的材料叠层，其中所述Hf基介质包括氧化铪。
26.根据权利要求23的材料叠层，其中所述异质原子包括选自元素周期表IIIB族的稀土金属。
27.根据权利要求26的材料叠层，其中所述IIIB族元素是La，Ce，Y，Sm，Er或Tb中的一种。
28.根据权利要求27的材料叠层，其中所述IIIB族元素是La。
29.一种半导体结构，包括构图的材料叠层，位于半导体衬底表面上，所述构图的材料叠层包括铪基介质；位于所述铪基介质的顶部或内部的含稀土层；位于所述铪基介质上的导电覆层；以及含Si导体。
30.一种材料叠层，包括介质材料，具有大于约4.0的介电常数；含稀土层，位于所述介质材料的顶部或内部；导电覆层，位于所述介质材料上；以及含Si导体。
全文摘要
本发明提供了一种金属叠层结构，该结构稳定了包括含Si导体和Hf基介质的材料叠层的平带电压和阈值电压。本发明通过将含稀土金属层引入材料叠层，从而通过电负性的不同将阈值电压转变到期望电压来稳定平带电压和阈值电压。具体地，本发明提供的金属叠层包括铪基介质；位于所述铪基介质顶或内部的含稀土金属层；位于所述铪基介质上的导电覆层；以及含Si导体。
文档编号H01L29/40GK1870289SQ20061007609
公开日2006年11月29日 申请日期2006年4月27日 优先权日2005年4月29日
发明者S·古哈, V·帕鲁屈里, 博亚尔祖克 N·阿, M·P·胡齐克, V·纳拉亚南, M·W·库珀, R·詹米 申请人:国际商业机器公司