用于联合改变材料、单元工艺和工艺顺序的方法和装置的制作方法

专利名称：：用于联合改变材料、单元工艺和工艺顺序的方法和装置的制作方法用于联合改变材料、单元工艺和工艺顺序的方法和装置
背景技术：
：集成电路(IC)半导体器件、平板显示器、光电子器件、数据存储器件、磁电子器件、磁光器件、封装器件等的制造需要许多单元工艺步骤的整合和顺序。例如，IC制造典型地包括一系列处理步骤，诸如清洁、表面制备、沉积、光刻、图案成形、蚀刻、平坦化、注入、热退火以及其它相关的单元处理步骤。单元处理步骤的准确顺序和整合能够形成满足诸如速度、功耗、成品率和可靠性这种所需性能规格的功能器件。而且，出于生产率和成本利益的考虑，在每个单元处理步骤中为了适应每个衬底上更多的ICs,在器件制造中所使用的设备和装置一直在发展以便能够实现处理一度增大的衬底尺寸，例如趋向12英寸(300毫米)直径的晶圓。提高生产率和降低制造成本的其它方法包括使用批式反应器(batchreactors)，由此可并列处理多个单片^于底。在这些处理步骤中，衬底所形成的物理、化学、电学等性质相同。均匀处理单片衬底和/或一系列单片衬底的能力对于制造效率和成本效益以及可重复性和控制是有利的。然而，由于使用相同的材料、工艺和工艺顺序整合流程而名义上使整个衬底相同，所以在优化、合才各化、或研究新材料、新工艺和/或新工艺顺序整合流程时，均匀处理整个衬底的变化。因此，传统处理技术下的整个晶圓均匀处理导致每个衬底上仅有较少的数据点、需较长的时间来收集大量的各种数据、以及与获得这种数据相关的较高成本。因而，为了更有效地评价半导体制造工艺中的替代材料、工艺和工艺顺序整合流程，需要能够更有效地筛选和分析作用于村底的一组材料、工艺和工艺顺序整合流程。
发明内容本发明的实施例提供一种用于筛选半导体制造过程的方法和系统，该方法和系统用于筛选具有多种可能的材料、工艺和工艺顺序的半导体制造过程，从而获得最佳制造方法或整合工艺、或者相对小的最佳制造方法集。下面描述几个有创造性的本发明实施例。在本发明的一方面中，提供一种利用材料、单元工艺、和工艺顺序的改变来分析和优化半导体制造技术的方法。在该方法中，分析半导体制造工艺顺序和构造的子集用于优化。在执行制造工艺顺序子集期间，改变用于创建某种结构的材料、单元工艺、和工艺顺序。例如，可通过层。在联合处理期间，在半导体衬底的离散区域之间改变材料、单元工艺或工艺顺序，其中在每一区域内，该工艺产生基本均匀或一致的结果，该结果代表商品半导体制造过程的结果。此外，以可控方式引入变化，使得测试将会确定因变化而引起的任何差异，而不必涉及引起测试异常的外部因素。在一个实施例中，为了系统优化半导体制造过程的材料、单元工艺和工艺顺序，在联合工艺顺序期间定义初级、二级、和三级筛选标准。在另一个实施例中，在筛选期间，对每一区域中的结构、结构系列或部分结构的物理、化学、电、磁等性质进行测试。基于该测试的结果，实施进一步的筛选，其中具有所需特性的材料、单元工艺、和工艺顺序被保留，而不具有所需特性的其它材料、单元工艺、和工艺顺序被排除。一旦具有所需特性的材料、单元工艺、和工艺顺序的一部分被确定，那么可用传统方式即非联合地实施这些方面，而材料、单元工艺、和工艺顺序的其它方面可被联合改变。反复重复这种工艺最后获得最优化的半导体制造工艺顺序，与材料中心论的观点相反，本发明方法考虑了工艺和工艺顺序的相互影响。在本发明的另一方面，提供一种用于优化适于制造产品晶圆的工艺顺序的设备，其中的产品晶圆可包含定义于其上的器件。在一个实施例中，产品晶圆尺寸至少6英寸，然而可以是直径小于或大于6英寸的任何适当尺寸或形状。所述设备包括连接有多个模块的主机。模块之一是联合处理模块。通过联合模块，在正被处理的晶圆的区域之间可改变工艺顺序的序列、单元工艺、工艺条件、和/或材料。在一个实施例中，主机包括联合处理模块和传统处理模块。所述模块被设置为根据工艺顺序序列在半导体衬底上定义结构。在联合处理模块中实施工艺顺序序列的一个或多个工艺。通过联合处理模块在半导体衬底的离散区域中改变在联合^t块中所实施的一个工艺或多个工艺。结合附图、根据以下详细说明，本发明的其它方面将变得明显，通过示例的方式说明了本发明的原理。结合附图，通过以下详细说明会容易理解本发明。类似的附图标记表示类似的部件。图1是简化示意图，其示出了根据本发明一个实施例的包括了场所隔离处理(siteisolatedprocessing)和/或传统处理的联合工艺顺序整合的一般方法；图2A-C是简化示意图，其示出了根据本发明一个实施例的隔离和稍重叠的区域；图3是简化示意图，其示出了根据本发明一个实施例的用于筛选工艺的测试层次；图4是筒化示意图，其示出了根据本发明一个实施例的筛选工艺的概观，该筛选工艺用于评价半导体器件制造中的材料、工艺、和工艺顺序；图5A和5B是简化示意图，其示出了根据本发明一个实施例的集成高效率组合(HPC)系统；图6是流程图，其示出了根据本发明一个实施例的用于为半导体制造工艺选择优化工艺顺序的方法过程；图7是简化示意图，其示出了根据本发明一个实施例的为了评价包括场所隔离处理的工艺顺序整合而整合具有传统处理的联合工艺的具体例子；图8A和8B示出了根据本发明一个实施例的在此描述的应用于铜覆盖层的筛选工艺的典型流程；图9A-9C示出了根据本发明一个实施例的筛选工艺在栅层叠结构的工艺顺序中的应用；图10A和10B示出了根据本发明一个实施例的用于评价存储器的金属-绝缘层-金属(MIM)结构的典型筛选技术；图ll示出了根据本发明一个实施例的衬底的简化的横截面图，该衬底具有出于筛选的目的由联合工艺顺序定义的结构。具体实施例方式在此描述的实施例提供了用于评价材料、单元工艺和工艺整合顺序的方法和系统，以提高半导体制造过程。然而，对本领域技术人员来说显然，没有这些具体细节中的一些或所有也可实施本发明。在其它实例中，熟知的工艺过程没有详细说明，以免不必要地造成本发明的不清楚。在此描述的实施例能够实现联合技术在工艺顺序整合中的应用，以便通过考虑单元制造过程、通常影响这种单元制造过程的工艺条件、以及在单元制造过程中所利用的组件的材料特性之间的相互影响而达到全局最佳顺序的半导体制造过程。而不是仅考虑局部最佳效果，即，孤立考虑每一单元制造过程的最佳条件和材料，下面描述的实施例考虑了在制造半导体器件时因所执行的大量处理过程和所执行的这种大量处理过程的顺序而引起的相互影响。因而，衍生出全局最佳顺序，并且作为该衍生的一部分，也考虑最佳顺序的单元工艺、单元工艺参数和在该单元工艺过程中所用的材料。下面进一步描述的实施例分析了用于制造半导体器件的整个工艺顺序的一部分或子集。一旦工艺顺序的子集被确定用于分析，则执行联合工艺顺序整合测试来优化用于构建那部分器件或结构的材料、单元工艺和工艺顺序。在此处所描述的一些实施例的处理期间，在处理过的半导体衬底上形成结构，该结构等同于在半导体器件的实际生产期间所形成的结构。例如，这种结构可包括但不限于沟槽、通孔、互连线、覆盖层、掩膜层、二极管、存储元件、栅层叠、晶体管、或任何其它系列的层，或者形成基于半导体芯片的中间结构的单元工艺。尽管联合处理改变某些材料、单元工艺或工艺顺序，然而，所述层或结构的成分或厚度、或者诸如清洁、表面制备、蚀刻、沉积、平坦化、注入、表面处理等的单元工艺的作用对于每一个离散的区域来说是基本均匀的。此外，尽管在联合处理期间，不同的材料或单元工艺在村底的不同区域的结构形成中可用于相应层或步骤，然而，每一层的应用或特定单元工艺的使用在所有被特意应用的不同区域上是基本一致或均匀的。因此，按需要，在区i或内(inter-regionuniformity)禾口区i或间(intra國regionuniformity)处J里是均匀的。应注意到，按实验设计的需要，区域间工艺可变化，例如层厚变化，或者在区域间多种工艺参数之一可变化等。结果是包含结构的衬底上的一系列区域，或者在区域内和(如适用)不同区域之间已被均匀应用的单元工艺顺序。这种工艺均匀性允许不同区域内和不同区域之间的性质的比较，使得试验结果的变化是由于参数变化(例如，材料、单元工艺、单元工艺参数、或工艺顺序)而不是因为缺乏工艺均匀性。相反，梯度处理技术要求层间变化，层内出现非均匀性，以便得以快速观测各种材料组成。在此处所描述的实施例中，衬底上离散区域的位置可按需要被定义，但优选出于实验处理和设计容易的目的而被系统化。另外，各区域内结构的数量、变量和位置被设置得能够对各区域内和区域间的试验结果执行有效的统计分析。梯度处理技术不能提供任意位置的均匀性或一致性来构建商品半导体芯片结构，或者能够统计分析在衬底的多个区域间改变材料、单元工艺或工艺顺序所产生的影响。也就是说，梯度处理过程的产品出于特殊测试的用途而被专用化，并且这种产品不能提供与工艺顺序相互影响有关的任何数据，因为对半导体器件的商品制造中所用的许多工艺来说，梯度工艺是不易转移的(translatable)。尽管梯度技术具有上述限制，然而其能够快速观测材料属性，可并入此处所描述的技术的前端来确定将并入正一皮分析和优化的联合工艺顺序整合的可能的候选材料。然而，因位置内的固有变化和非均匀性，梯度处理技术不能用于对工艺顺序整合技术的评估。图l是简化示意图，其示出了根据本发明一个实施例的包括了场所隔离处理和/或传统处理的联合工艺顺序整合的一般方法。在一个实施例中，首先用传统工艺N处理衬底。在一个典型实施例中，接着用场所隔离工艺N+l处理衬底。在场所隔离处理期间，可使用高效率组合(HPC)模块，例如在第11/672,473或11/352,077号美国专利中所描述的HPC模块，它们在本发明的图5A和5B中有进一步说明。而后，可使用场所隔离工艺N+2处理衬底，而其后使用传统工艺N+3处理衬底。进行测试并且评价结果。该测试可包括物理、化学、声学、磁学、电学、光学等试验。根据评价，可从多种场所隔离工艺中(例如，从步骤N+l和N+2中)选择和固定特殊工艺，以便可在工艺N或者N+3使用场所隔离处理进行附加联合工艺顺序整合。例如下一个工艺顺序可包括使用场所隔离工艺N、在工艺N+l、N+2、和N+3使用传统处理来处理村底，并且其后进行测试。应理解，传统和联合工艺的各种其它组合可一皮包括在关于图1的处理顺序中。也就是说，联合工艺顺序整合可被应用于总工艺流程中的任何想要的片段和/或部分。各工艺过程、和/或所需要的工艺流程内的系列工艺过程之后，可进行包括物理、化学、声学、磁学、电学、光学的特性测试。通过测试提供的反馈往往选择某些材料、工艺、工艺条件、和工艺顺序并取消其它的。此外，上述流程可应用于整个单片衬底，例如，所示的晶圆或诸如单片衬底切片或晶圆切片的部分。在联合处理过程下，可独立控制不同区域的处理条件。从而，可改变衬底上各不同区域的工艺材料量、反应物种类、处理温度、处理时间、处理压力、处理流率(processingflowrates)、处理功率、处理反应物组成(processingreagentcompositions)、4中制反应的速率、工艺才才泮牛的5兄积顺序、工艺顺序步骤等。因此，例如，当研究材料时，传递给第一和第二区域的处理材料可以相同或不同。如果传递给第一区域的处理材料与传递给第二区域的处理材料相同，可以不同的浓度将该处理材料提供给衬底上的第一和第二区域。另外，可在不同的处理参数下沉积该材料。可变化的参数包括但不限于工艺材料量、反应物种类、处理温度、处理时间、处理压力、处理流率、处理功率、处理反应物组成、抑制反应的速率、实施操作的气体、沉积材料的顺序等。应明白，这些工艺参数是示例性的，而并非是穷举型列表，因为半导体制造中通用的其它工艺参数可以变化。如上面所提到的，在区域内，工艺条件是基本均匀的，与依赖于材料沉积的固有非均勻性的梯度处理技术相反。也就是说，在此描述的实施例用传统方式局部进行处理，例如基本一致和基本均匀，而在整个基体上，材料、工艺和工艺顺序可以变化。因此，测试将找到最佳效果，而不受来自本该相同的工艺之间的工艺变化差异的干扰。应明白，在一个实施例中，一区域可与另一区域彼此相邻，或者区域可被隔离而因此无重叠。当区域相邻时，可有稍微的重叠，其中材料或准确的工艺影响未知，然而，一部分区域，通常为该区域的至少50%或更大面积是均匀的，并且所有测试都发生在区域内。而且，仅仅在工艺的材料不会负面影响测试结果的情况下才允许潜在的重叠。这两种类型的区域在此称作区域或离散区域。图2A-C是简化示意图，其示出了根据本发明一个实施例的隔离和稍重叠的区域。在图2A中，示出了具有多个区域202的晶圆200,其通常包含多个晶片(die)或结构。应明白，尽管示出了晶圆200,然而在此讨论的区域可以一皮:&置在晶圆的切片或某部分上。图2B示出了其上定义有相邻区域204的区域202。区域204的每一实例和区域的另一个实例共边。在每一区域204内，该区域的实质部分206是均匀的，例如为该区域的至少50%或更多，并且预期测试可在部分206内进行。本领域技术人员会理解，当掩膜被用于单元处理过程时，区域204之间可能发生遮蔽。然而，这种现象不影响制造和测试该区域的实质部分206的能力，该实质部分206具有所期望的均匀和一致特性。图2C示出了具有数个晶片的典型区域。通常，区域中会包含不止一个晶片，但如果适用，可设计该系统或系列实验使得每一区域包含一个晶片或晶片的一部分。在一个实施例中，参照图5B所描述的湿法处理"i殳备能够提供如图2C所示出的隔离区域。应明白，此处定义的设备能够实现穿越各层的特征的空间变化。尽管图2A-C可被解释为定义区域，然而这并不意味着限制。可通过设计实验、设备或者争论中的工艺(thetechnologyatissue)所要求其它场所隔离处理技术来定义区域，争论中的工艺包括集成电路(IC)半导体器件、平板显示器、光电子器件、数据存储器件、磁电子器件、磁光器件、封装器件等的制造。如上所述，不管区域的尺寸和与晶片尺寸的区域相关性如何，区域可稍微重叠或被隔离，而不影响在此所描述的筛选4支术。图3是简化示意图，其示出了根据本发明一个实施例的用于评价半导体器件制造中的材料、工艺、和工艺顺序的高效率组合(HPC)筛选工艺的概观。如图3中所示，初级筛选包括和集中在发现材料。在此，为了为下一级筛选选择可能的候选者，可为了某些属性篩选材料。在最初的初级筛选中，可能有数千个候选者，随后被减少到数百个候选者。接着这些数百个候选者可被用于或提供给着眼于材料和单元工艺研发的二级筛选工艺。在二级篩选级中，另外可考虑工艺整合从而将数百各候选者限制到数十个候选者。其后，三级筛选进一步通过工艺整合和器件质量限制这些候选者，以便根据材料、单元工艺和工艺顺序整合来确定一些最可能的最佳条件。在一个实施例中，尽管三级测试在产品尺寸晶圆上实施，然而初级和二级测试可在切片上进行。通过这种多级筛选工艺，从成千上万的选项中确定出最可能的候选者。实施这种筛选所要求的时间会变化，然而通过HPC方法所获得的效率提供比任何传统技术或方案快得多的研发系统(developmentsystem)。尽管这些阶段被定义为初级、二级和三级，然而，这些是对这些步骤的随意标注。而且，初级筛选不必限制于材料研究，而可集中在单元工艺或工艺顺序，但与后面的筛选级相比，通常衬底较简单、步骤较少并且测试较快。这些阶,殳还可重叠，并且可从二级至初级、三级至二级和/或初级^皮反馈，从而进一步优化材料、单元工艺和工艺顺序的选择。如此，当初级筛选仍在完成中时、和/或当产生其它初级筛选候选者时，二级筛选开始，并且一旦从二级筛选中确定出一组合适的选项，三级筛选可开始。因此，在一个实施例中筛选过程可形成流水线。正如扭克要和其它地方更详细地讨论的，结构、工艺顺序和测试的复杂程度随着各级筛选而增大。而且，一旦通过三级篩选确定出这组材^K单元工艺和工艺顺序，它们必需被整合到总制造工艺中并且被可以用于生产，这一步骤可被看作四级筛选或产品合格化。在再一级的抽取(abstraction)中，晶圓被拉离(pulledfrom)生产工艺、一皮联合处理、并在三级和/或四级筛选下返回生产工艺。在各种筛选级中，工艺设备可以相同或者可以不同。例如，在干式处理中，初级筛选设备可以是例如在第5,985,356号美国专利中描述的可用的联合溅射设备(combinatorialsputteringtool)。该i殳备在区域中制备多材料样品对于简单材料性质分析高效。对于二级和/或三级筛选技术，如在图5A中描述的，改进的集束型设备可与组合腔(combinatorialchamber)翻新。作为另一个例子，在湿式处理中，初级和二级筛选可在图5B中所描述的组合设备中实施。这里的主要差别不是设备的性能，而是所用的衬底、工艺变化或所形成的结构和所进行的测试。对于三级设备，第11/647,881号美国专利申请中所描述的具有组合和非组合腔的湿式反应器可被用于综合的和更复杂的处理和分析。在研发和筛选循环中，典型地有许多材料被合成和处理，涉及多种材料、多个工艺、多个处理条件、多个材料应用顺序、多个工艺整合顺序、及其组合的大量改变。这些许多材料的测试可用简单的测试，例如粘附力或电阻系数，并且可涉及空白晶圓(blanketwafer)(或切片)或者具有基本测试结构的晶圆，从而能够测试各材料或单元工艺的一个或多个期望属性。一旦选定良好的材料或单元工艺，联合技术被用于在较大范围内分析这些材料或工艺。即，联合技术判定所选择的材料或单元工艺是否满足在第二阶段的测试期间的更苛刻的要求。在第二阶段处理和测试可更复杂，例如，使用图案化的晶圆或切片，其具有较多的测试结构、较大的区域、更多的变化、更复杂的测试等。例如，可测试由材料和单元工艺顺序所定义的结构的性质，该性质源自将被集成到商品产品中的结构或与其相关。这种反复工艺(iterativeprocess)可用正被用于测试不同参数的更大和更复杂的测试电路继续。该方法用以通过使村底有效面积的有效利用最大化、并且使相应反应器和具有响应筛选的每一必要阶段的问题水平所要求的复杂级的测试电路设计最优化来增大联合筛选工艺的生产率。当材料、处理条件、工艺顺序等的想得到的性质基本得知和/或已通过前面的筛选阶段被精选时，在后面的筛选阶段使用复杂反应器和/或测试电路设计。由前面对某些筛选级的测试所产生的测试结构中的一部分可一皮并入到随后的更复杂的筛选级中，以便进一步评价工艺顺序整合的效率并给前面的筛选提供检验和相关载具。应明白，这种能力允许研发者了解后面工艺的结果与前面工艺的结果如何不同，即，注意工艺的相互作用。在一个实施例中，材冲牛相容性可用作初级篩选中的初级测试载具(primarytestvehicle),接着并入这些材料的具体结构(由初级筛选转入)被用于二级筛选。如这里所提到的，二级筛选的结果还可#:反馈到初级筛选中。而后，连同测试类型，测试结构的数量和变化在三级筛选中增多，例如可增加电气测试，或者可测试器件特性来判定某些关键参数是否满足。当然，由于电气测试在其它篩选阶段实施，所以电气测试不被保留用于三级测试。关键参数通常关注将由材料和工艺顺序所创建的结构结合到商品产品例如半导体晶片中的必要要求。图4是简化示意图，其示出了根据本发明一个实施例的篩选工艺的测试层次。在测试一些基本特性的初始(初级)测试中，在第一衬底400上形成相对简单和小的测试结构，该衬底可以选择为空白衬底(或不同材料的多个空白村底)。通常，若适用，不同的区域会都具有相同的测试结构，但不要求这样。在一个实施例中，结构被设置在每一区域内的相同的位置以促进测试。反应顺序完成后(或者在工艺顺序内的多个阶段)，利用测试结构来测试结果并且对结果进行筛选用于下一级的筛选。而后，在第二衬底402的区域中使用较复杂测试用于二级处理和测试。来自初级测试的测试结构可连同二级的一个或多个区域中的较复杂的测试结构被合成一体。也就是说，在一个实施例中，用于二级的第二衬底402的结构可附加到用于初级的第一衬底的测试结构中。因而，在二级中可获得由两个测试结构产生的结果。接着，可将来自初级的测试结果与来自二级的测试结果进行比较，从而建立相关性并且获得信息以便判定较筒单的初级测试的功效。如果相关性结果较差，而后调整初级篩选的筛选规格以便获得与更复杂的二级筛选结果相关的良好相关性。照这样，初级筛选作为既快又筒单的方式被用来筛选出将会使较复杂和耗时的二级测试失败的这些候选者。这样允许在初级用较有效的方式来^r查较宽的相空间(widerphasespace)。仍参照图4，相同的概念被应用于三级，其中测试和筛选复杂性增大，要求第三衬底404上有更复杂和更大的测试结构，以及更大的反应器面积。应明白，来自初级和二级的测试结构可并入到第三衬底404中，以便该结果提供在第三级测试内分析初级和二级结构的又一标准。如图4中所示出的，该结果可被反馈到每一个下游工艺中以便进一步改进筛选，因为在某些实例中多个筛选级可同时实施。这样允许使用二级筛选以更有效的方式来解决更大的相空间。在组合中，初级、二级和三级筛选形成筛选漏斗(screeningfli皿el)。除了数据复杂性和数据质量外，考查初级、二级和三级之间的差异的一个方式是，与二级和三级相比，初级的4十底的每一单位面积上往往具有更多的变化(即，初级筛选中区域较小)。在一些实施例中，每一单结构定义的初级和二级之间的变化可以相同或相似。应明白，当实施图4中所描述的筛选时，图1中所示的总方案可用以将晶圆或切片的联合处理和传统处理合为一体。图5A是简化示意图，其示出了根据本发明一个实施例的集成高效率组合(HPC)系统。HPC系统包括支撑多个处理模块的框架400。应明白，框架400可以是根据一个实施例的整体框架。在一个实施例中，框架400内的环境被控制。装载锁/工厂界面(loadlock/factoryinterface)402提供进入HPC系统的多个模块的入口。自动仪(robot)414用以使衬底(和掩膜)在模块之间运动，和移入和移出装载锁402。模块404可以是根据一个实施例的定位/排气模块(orientation/degassingmodule)。模块406可以是根据本发明一个实施例的清洁模块，基于等离子体或者非等离子体。模块408被称为根据本发明一个实施例的库模块。在模块408中，存储多个掩膜，也被称为处理掩膜。掩膜可被用在干式联合处理模块中，以便给正在这些模块中处理的衬底提供某种图案。模块410包括根据本发明一个实施例的HPC物理气相沉积模块。模块412是根据本发明一个实施例的传统沉积模块。在一个实施例中，集中控制器，即计算设备411,可控制HPC系统的处理。在第11/672,478和11/672,473号美国申请描述了HPC系统的进一步细节。图5B示出了用于湿式处理过程所配置组合模块，其可用以实施根据本发明一个实施例的筛选工艺。单元阵列(cellarray)700用以与衬底302接触。弹性密封件被用以在衬底上定义离散区域，以便可实施湿式处理臂312上的分配器708被用以向离散区域输送湿式处理剂。在第11/352,077号美国申请描述了湿式组合模块的进一步细节。在一个实施例中，用于湿式处理或者干式处理的组合模块能够执行适于以下过程同时、并列或快速序列所用的方法、操作法、工艺、测试载具、合成程序、技术或其组合，其中的各种过程为(i)设计，(ii)合成，(iii)处理，(iv)工艺排序，(v)工艺整合，(vi)器件整合，(vii)分析，或(viii)对不止两个(2)的化合物、合成物、混合物、工艺或合成条件、或者源自这样的结构的表征。应明白，测试载具包括但不限于物理、电气、光解、和/或磁特性器件，例如在集成电路器件的设计、工艺研发、生产工艺合格化和生产工艺控制中所用的测试结构或芯片。图6是流程图，其示出了才艮据本发明一个实施例的用于为半导体制造工艺选^^f尤化工艺顺序的方法过程。该方法乂人#:作600开始，在此确定编排了工艺顺序的半导体制造工艺。本领域技术人员会明白，要求操作顺序的任何合适的半导体制造工艺可通过在此所描述的该方法评价。当然，顺序操作可基于干式、湿式或任何其它可能的制造工艺、或这些工艺的某种组合。接着该方法进入步骤602,在此选才奪半导体制造工艺的第一工艺顺序序列。由于制造工艺的工艺顺序由多个操作构成，这些操作序列变化是可能的。因此，在步骤602中，选择一种顺序序列变化。如图l所提及的，该变化可被应用于不同的区域或有工艺顺序的不同步骤，但在区域内，处理是基本均勻的来构建结构、或局部结构，为了正被测试的工艺顺序的统计有效性在区域内结构可互相比较。这些结构可同样与其它区域的结构相比较用于确定最优化的材料、单元工艺、或工艺顺序，而与产生效果的区域间的非均匀性无关。接着该方法进入步骤604,在此当联合改变已确定的半导体制造工艺之一时，执行第一工艺顺序序列。应注意，由于可以使用晶圆的切片或一部分，所以在此使用产品尺寸晶圆不是必需的。这里，如图2所示，编排顺序的操作之一被联合改变以便提供信息来限制制造工艺的候选者的数量。正被联合改变的才喿作可通过在此描述的初级、二级、和三级筛选方案被评价。如图4所示，初级筛选可更加关注在处理期间所使用的材料。本领域技术人员应明白，联合区域内的顺序序列可跨越晶圆而被改变，从而提供进一步的信息来评价材料、工艺和工艺顺序。而后，图6的方法进入步骤606，在此评价由已确定的半导体制造工艺之一所形成的至少局部结构的性质。这种评价的结果可用以定义进一步的工艺顺序、或选择工艺顺序或顺序序列或材料的组合来进一步测试。通过步骤604所确定的材料被用在进一步的篩选中。图6中所描述的工艺是反复的并且筛选的各阶段的结果能够使用户找到最佳全局方案。图7-11示出了在此描述的筛选技术被应用于特定半导体制造工艺流程。图7、8A和8B涉及对化学镀铜覆盖应用的工艺顺序整合的评价。图9A-9C涉及对金属栅应用的工艺顺序整合的评价。图OA、10B和ll涉及对用于存储器的金属-绝缘层-金属应用的工艺顺序整合的评价。图7、8A和8B示出了根据本发明的一种发现新材料、单元工艺和/或工艺顺序整合方案的联合处理法，从而通过促进在被介电部分隔离的区域的导电部分上形成覆盖层而解决电迁移问题。在此描述的场所隔离多重处理方法和系统可用以检查下面所列出的单元工艺步骤中的一个或多个、工艺排序、及其组合的变化，使得衬底的两个或多个区域有效地接收不同的工艺或工艺顺序、或处理历程。图7是简化示意图，其示出了根据本发明一个实施例的为了评价包括场所隔离处理的工艺顺序整合而整合具有传统处理的联合工艺的具体例子。在图7的实施例中的处理顺序的一个例子包括先利用场所隔离预清洁处理操作来处理衬底。该场所隔离预清洁工艺可被用以在多重清洁化学试剂(cleaningchemistries)、化学试剂的不同稀释、在衬底表面的不同停留时间、不同清洁化学试剂的应用顺序等之间进行评价。而后，使用传统的分子掩膜处理、传统的化学镀盖工艺操作、和传统的剥离清洁操作处理衬底。如在此所用的传统的工艺是指与区域的联合处理相比，单片衬底的基本均匀的处理。其后进行电气测试(E-test)。根据电气测试的结果(其包括对线电阻的影响、对电容的影响、和对线间泄露的影响)，选^t奪与最满意的结果相关联的预清洁工艺，并且执行进一步的联合工艺顺序整合。例如，选择相对小的子集可能预清洁，并且将其设为传统的工艺。接着，化学镀盖工艺可被联合评价，其中使用传统工艺进行预清洁、分子掩膜和剥离清洁操作。对化学镀盖工艺的评价包括评价不同还原剂、配位剂、緩冲剂、表面活性剂、工艺温度、pH值范围、钴和/或其它金属源和/或金属合金浓度、沉积时间等。对这些工艺中每一个的联合评价可包括系统方法，其包括如在图3和4中所提及的初级、二级、和三级评价。可用这种方式评价编排工艺顺序的各个体工艺，以便确定虑及个体工艺之间的工艺相互影响的全局最优化。尽管上面所述的实施例考虑按工艺顺序联合执行一个工艺操作，然而这并非是限制性的。应明白，联合工艺可被并入到任何工艺操作中，例如联合实施多个操作以便更有效地评价不同材料的工艺和工艺顺序。图8A示出了根据本发明一个实施例的在此描述的应用于铜覆盖层的筛选工艺的典型流程。衬底的区域包括介电部分(诸如Si02,SiCOH,SiOC,SiCO,SiC,SiCN等)1000和导电部分(诸如铜和氧化铜)1002。清洁之后，至少在区域的介电部分1000上形成掩膜层1004。在一个实施例中，用这种方法处理衬底，即在区域的所有部分上形成掩膜层1004(由步骤1006示出)，但容易从区域的导电部分1002除去掩膜层1004(由步骤1008示出)从而仅在区域的介电部分1000形成掩膜层1004。在另一个实施例中，如由步骤1010所示，区域被处理使得掩膜层1004可仅选择区域的介电层1000并且仅在区域的介电层1000上形成层。接着，化学镀钴(Co)合金沉积工艺1012在区域的导电部分1002沉积覆盖层(诸如CoW,CoWP,CoWB,CoB,CoBP,CoWBP,含Co合金等)1014,其中掩膜层1004抑制覆盖层1014在区域的介电部分1000上形成。在一个实施例中，形成4备月菱层1004之后，随后在覆盖层1014和掩膜层1004的顶部上形成介电阻挡层1018(诸如氮化硅、碳化硅、SiCN等)。在另一个实施例中，如图8B所示，通过化学镀合金沉积1012形成覆盖层1014之后，随后在步骤1020从介电部分1000除去掩膜层1004,由此除去另外可能已形成在介电部分1000上的任何多余的覆盖层残物。照这样，相对于介电部分IOOO,导电部分1002上形成^隻盖层的有效选才奪性寻皮改进。在一个实施例中，除去牺牲掩膜层1004之后，随后在步骤1022在覆盖层1014和介电部分1000的顶部上形成介电阻挡层1018(诸如氮化石圭、碳化硅、SiCN等)。因此，与上述方法相关的单元工艺步骤包括，例如1、输送清洁液从而从暴露的介电表面除去有机和金属污染物；2、输送清洁液和/或还原液乂人而乂人暴露的铜表面除去氧化铜和污染物；3、输送湿润剂、官能化试剂和/或有机涂布剂从而在衬底的介电部分上形成掩膜层；4、输送并实现化学镀含Co膜的多成分(包括但不限于含Co试剂、含过渡金属试剂、还原剂、pH调节剂、表面活性剂、湿润剂、DI水、DMAB、TNAH等)电镀化学；5、输送后电镀蚀刻溶液和/或清洁液乂人而除去牺4生掩膜层，由此通过除去掩膜层而除去过剩的电镀材料，诸如否则会形成在介电部分上的Co微粒和其它多余的污染物；6、输送后清洁液从而除去污染物和/或多余的电镀材料，诸如来自覆盖层的Co微粒；7、清洗区域；以及8、烘干区域。上述的场所隔离多重处理设备可被用以监测上面所列出的各单元工艺、工艺排序、及其组合的变化，使得晶片的每一区域有效接收不同的工艺或处理历程。通过在此描述的实施例，这种工艺中所用的任何工艺、工艺顺序或材料在衬底的区域之间可被修改，从而评价工艺相互作用以及材料。以下例子说明了一种发现新材料/工艺/工艺顺序整合方案的联合处理法，从而解决镶嵌(单或双)铜互连构成中所用的多孔低k介电质的密封问题。例如在原子层沉积(ALD)工艺中形成阻挡层期间，多孔低k介电质易受先驱体穿透影响，其可导致多孔低k介电质中毒，无力形成连续阻挡层、无力形成薄的连续阻挡层等，所有这些随后可导致器件性能差。与标准介电质(例如Si02,FSG等)相比，多孔低k介电质还典型地表现出对阻挡层(例如Ta,TaxCy，TaxNy，TaxCyNz，W，WxCy,WxNy,WxCyNz,Ru等)的差(即，较弱)粘附性，其可导致器件可靠性差。理想的是能够密封多孔低k介电质的暴露的孔洞和/或提高多孔低k介电质对在铜互连构成中所用的阻挡层的粘附性。用于密封铜互连构成中所用的多孔低k介电质的单元工艺步骤(与上述方法相关)包括，例如1、输送清洁液从而从暴露的介电表面除去有机和金属污染物；2、输送清洁液和/或还原液从而从暴露的铜表面除去氧化铜和污染物；3、在暴露的介电表面上输送选自分子自组装层的湿润剂、官能化试剂和/或涂布剂，从而基本填充和/或密封暴露的介电表面的暴露孔洞；4、输送清洁液从而从暴露的铜表面除去污染物和/或残余物；5、清洗区域；6、烘干区域；以及7、进4亍后处J里(post-processingtreatment),例3口，热、UV、IR等。图9A-9C示出了根据本发明一个实施例的筛选工艺在栅层叠结构的工艺顺序中的应用。由于在半导体器件制造中使用高介电常数(称为高K)材料已成为可行的选择方案，尤其作为栅氧化物的使用，因而对将这些材料结合到用于制造半导体器件的工艺顺序中已经倍受关注。然而，为了解决受关注的迁移率降低和/或阈值电压漂移问题，可在栅和栅氧化物之间布置界面覆盖层来减轻这种降低。如图9C中所示，硅衬底900具有高K栅氧化层902、和设置在其上的界面覆盖层904和栅906。并入上面所述的筛选技术的一个方法是固定图9A中正被设置在衬底上高K材料。在一个实施例中，高K材料可为石圭酸铪或氧化铪。固定高K成分是指用传统方式(例如通过原子层沉积)进行这一操作。而后联合改变形成金属栅的工艺顺序。起初可使用多种金属，诸如TaSiN、TaN、钌、氮化钛、铼、铂等。在一个实施例中，图5A中所描述的HPC系统可一皮用以实现这种场所隔离处理。通过快速热处理(RTP)步骤处理所得衬底，并且而后测试覆在半导体村底上的绝缘层上金属的所得结构。这种测试包括热稳定性、结晶化、分层、电容电压、平带电压、有步文功能函凄t夕卜4偉法(effectiveworkfunctionextrapolation)等。可断定，由于如由测试结果(例如费米钉)所证明的缺陷被引入结构，所以单独使用金属与高K栅不兼容。因此，如图9B所示，不同的工艺顺序被评价，其中界面覆盖层被设置在栅和栅氧化层之间。在一个实施例中，高K处理和金属栅处理被固定，同时界面覆盖层处理被联合改变。通过RTP对衬底退火，并且所得结构,皮测试/人而确定最佳材料、单元工艺和工艺顺序，其中界面覆盖层被引入高K材料和栅材料之间。可能的界面覆盖层的例子包括镧、镁、钪、氟化铪、氟化镧等。RTP处理可包括快速热氧化。图10A和10B示出了根据本发明一个实施例的用于评价存储器的金属-绝缘层-金属(MIM)结构的典型筛选技术。该例子中的存储器元件是变阻存储器元件，其在高电阻状态和低电阻状态之间变化。该例子中的金属是导电元素(例如W,Ta,Ni,Pt，Ir,Ru等)或导电化合物(例如TiN,TaN,WN,Ru02,Ir02,等),并且形成MIM结构的电极。该例子中的绝缘层是过渡金属氧化物，诸如氧化钛、氧化铌、氧化锆、氧化铪、氧化钽或氧化镍。在该例子中，绝缘层还被称为二元金属氧化物或BMO。以在此描述的筛选法研究了该例子的最优化工艺顺序。图10A示出了起始村底，并且而后首先在村底均匀沉积金属电极M(例如TiN),即，通过传统制造工艺(例如，物理气相沉积或溅射)。接着，场所隔离工艺(例如，使用图5A中所描述的HPC系统)被用以在沉积有金属电极的衬底的区域中沉积(例如，物理气相沉积)绝缘层。可在区域之间改变的一些项目包括局部氧气压力、气流、沉积的功率、衬底温度、层叠类型(梯度或超层叠)、气体种类、腔室压力、所沉积的材料的厚度等。所得村底通过RTP被后处理并且而后被测试。因此，衬底具有层下金属，并且氧化物改变，而后衬底被退火。测试包括层的粘附性、电阻测试、去湿、相/结晶度、和构成。基于该测试，消除组合的某些子集(例如，表现出差粘附性、去湿、或膜电阻过低等的组合)。接着，以该简化的子集，如由图10B所说明，评价将另一个电极放置在M-I结构的顶部的效果。在此，底电极和绝缘处理被固定，而顶电极被改变。如上所述，所得结构:故退火和测试。在此，既然已构造了MIM层叠，该测试可包括对电阻开关(例如，无开关、单稳开关、双稳开关等)的电流/电压(I/V)测试。如上面所解释，由于筛选工艺着手定义最优化工艺顺序，所以该测试正变得更加复杂。在图10A中，筛选工艺确定了最优化金属氧化物和相应的单元工艺，并且结合了该最优化结果从而确定与图10B所述的顶电极的工艺相互影响。图11示出了根据本发明一个实施例的衬底的简单横截面图，该衬底的底电极912。底电极912可以是金属层，该金属层具有图ll中为底电极912所列出的组成之一。然而，任何导电材料都可以#:沉积成底电极912。另外，顶电极914a被定义在衬底910上。在一个实施例中，沉积底电极912和顶电极914a可考虑初级筛选，其中顶和底电极的多个不同的组成可祐:分布在衬底910的表面上用于随后的测试。应注意，尽管在同一层上，顶电极914a与底电极912隔离。如上面参照图2A-2C所讨论的，顶电极914a和底电极912在另一个实施例中可以;波此相邻，并且仍可执行想要的测试。设在电极912上的是氧化镍绝缘层916a和920a,其具有不同的氧组成。超层叠(superstack)918是设在底电极912上的另一绝缘体。图ll的部分919代表与图10A的产品相对应的结构。也就是说，图10A中绝缘层被联合改变的金属-绝缘层通道将生长图ll的部分919的结构。而后这些结构可进行如上所述的测试，并且而后可构建附加结构，诸如在部分921中所定义的MIM结构。部分921的MIM结构具有分别i殳置在绝缘体922、920b和916b上的顶电才及914b、914c和914d。参照图10B如上面所讨i仑的，两个金属沉积工艺被固定，而绝缘体被联合改变从而在图11的部分921中生长结构。最后，增加控制组件(steeringelement),例如二极管，从而制备真正的器件来实施三级篩选，在此可能对器件有更复杂的电气测试。仍参照图ll，在衬底910的上表面是底电极和顶电极，其定义了衬底的上表面上的变化。同样，在部分919内，绝纟彖体一皮改变而无顶电才及，并且在部分921内，绝缘体在顶电极和底电极之间变化。尽管这些实施例提供了这种变化，然而类似于商品半导体处理操作，多种层，例如顶电极914c和914d和/或绝缘层916a、916b、920a、920b、922和918在区域内各自均匀或一致，并且如跨越区域所要求的，正被测试的变化是那些结果的公知原因。因此，在测试绝缘层中的任何差异不会是由于等效所形成的层或结构的构成中的变化。而且，作为从初级到三级筛选的筛选进程，该工艺正进一步定义商品结构和相关的关键制造参数。总而言之，上面所描述的实施例能够快速有效地为半导体制造操作筛选材料、单元工艺、和工艺顺序。如图7-ll所示，联合工艺排序将衬底带出传统工艺流、用非传统方法即联合地在衬底上《I进结构或器件的变化。然而，形成真实结构或器件用于分析。也就是说，层、器件、沟槽、通孔等与通过传统工艺所定义的层、器件、沟槽、通孔等相同。尽管上面所述的实施例提供了具体例子，然而这些例子是示例性的而非限制性的。这里所描述的筛选工艺可与任何半导体制造操作或其它相关技术相结合，诸如适于平板显示器、光电子器件、数据存储器件、磁电子器件、磁光器件、封装器件等的工艺纟喿作。本发明中所描述的场所隔离多重处理方法和系统可被用以检查上面所列的单元步骤中的一个或多个、工艺的排序及其结合的变化，使得衬底的两个或多个区域有效地接收不同的工艺或工艺顺序、或处理历程。上面的例子仅出于示例性目的，而非限制性的。这里所描述的实施例可被应用于任何工艺顺序从而最优化工艺顺序，以及半导体器件制造中所用的材料、工艺和处理条件，其中材料、工艺、处理条件、和工艺顺序存在多个选项。下面所描述的是进一步的典型实施例，其在权利要求部分没有被具体主张，然而，本申请保留在任何适当的时间将这些实施例包括在权利要求中的权利。在本发明的一方面，提供一种用于评价适于制造过程的材料、单元工艺和工艺顺序的方法。该方法包括通过改变制造操作中的材料用联合方式处理第一衬底上的区域。测试第一衬底上该处理过的区域。该方法包括基于第一衬底上的处理过的区域的测试结果通过改变制造过程的单元工艺用联合方式处理第二衬底上的区域，以及测试第二衬底上的该处理过的区域。在一个实施例中，该方法可涉及用于平板显示器、光电子器件、数据存储器件、磁电子器件、磁光器件、封装器件等的工艺操作，但不限于这些操作。在本发明的另一方面，提供一种用于一系列半导体制造操作的联合工艺顺序整合优化的方法。该方法包括在衬底上定义多个区域并且在所述多个区域中的每一个上形成至少一个结构的至少一部分。改变单元工艺或工艺顺序，由此定义联合阵列，并且测试该联合阵列的多个区域。在本发明的又一方面，提供一种用于优化适于制造功能半导体器件的工艺顺序序列的半导体处理设备。该半导体处理设备包括主机，该主机包括联合处理模块和传统处理模块。所述模块被构造为根据工艺顺序序列在半导体衬底上定义结构。工艺顺序序列的至少一个工艺被在联合处理模块中实施，并且通过联合处理模块，至少一个工艺在半导体村底的区域中被改变。在一个实施例中，在所述一个工艺内改变的处理参数被选自这一组群，其包括时间、局部压力、局部流率、温度、功率设置和工艺材料组成。本发明提供大大改进了的用于差异处理单衬底上的区域的方法和装置。应明白上面的说明出于举例的目的，而非限制性的。通过阅读本申请，本发明的许多实施例和变体对本领域技术人员来说是明显的。仅通过示例，可使用各种各样的工艺时间、工艺温度和其它工艺条件，以及不同排序的某些处理步骤。因而，本发明的范围不应该由以上说明确定，而应该参照所附权利要求连同与这种权利要求等效的整个范围而确定。这里所展示的说明和示例目的在于使本领域技术人员了解本发明、其原理及其实际应用。按照最适合于特殊用途的要求，本领域技术人员可以其多重形式改动和应用本发明。因而，如上所述的本发明的具体实施例并非是穷举和限制本发明。上面所述的实施例提供用于并列或快速连续合成、处理和分析新材料的方法和装置，该新材料具有为半导体制造工艺所确定的有用性质。材料。可通过上面描述的方法对这些材料连同反应状态或处理参数进行评价。而，来自参数变化的反馈用来工艺最优化。可被改变的一些反应参数包括但不限于工艺材料量、反应物种类、处理温度、处理时间、处理压力、处理流率、处理功率、处理反应物组成、抑制反应的速率、实施操作的气体、材料的沉积顺序等。另外，上面所描述的方法能够处理和测试单个衬底上的多种材料、多种处理条件、多种处理条件顺序、不多种工艺顺序整合流程、及其组合，而每种材料、处理条件、操作和工艺顺序或其任意组合无需消耗多个衬底。这大大提高了速度并降低了与发现和优化半导体制造纟喿作相关的成本。此外，这里所描述的实施例涉及为了模拟传统制造处理操作，在衬底的具体位置在精确的处理条件下输送精确数量的材料。如上面所描述的，在区域内，工艺条件基本均匀，与依赖于材料沉积的固有非均匀性的梯度处理技术相反。也就是说，这里所描述的实施例用传统方式进行局部处理，例如，基本一致和基本均匀，而在衬底上，全局地，材料、工艺和工艺顺序可变化。应注奮到，通过这里所描述的HPC系统能够实现均匀处理的离散步骤。这里所描述的构成本发明一部分的任何操作是有用的机械操作。本发明还涉及用于执行这些操作的设备或装置。该装置可以按所要求的目的被特别构造，或者该装置可以是被存储在计算机中的计算机程序选牙,性激活或配置的通用目的的计算机。特别地，各种通用目的的机器可根据这里的说明随所写的计算机程序使用，或者可以更方便构建更专业的装置从而进行所要求的揭:作。尽管出于阐明理解的目的已详细描述了前面的说明，在所附权利要求的范围内可进行某种变化和修改是显然的。因而，将出于示例而非限制性的目的考虑本发明的实施例，本发明不限于这里指定的细节，而可在所附权利要求的范围和同等范围内修改。在权利要求中，除非在权利要求中有明确说明，元件和/或步骤不包含任何特定的操作顺序。权利要求1、一种用于评价适于制造器件的材料、单元工艺、和工艺顺序的方法，其包括通过改变材料、单元工艺或工艺顺序中之一用联合方式处理第一衬底上的区域；测试所述第一衬底上的该处理过的区域；基于所述第一衬底上的所述处理过的区域的测试结果，通过改变单元工艺或工艺顺序中之一用联合方式处理第二衬底上的区域；以及测试所述第二衬底上的该处理过的区域。2、根据权利要求所述的方法，其进一步包括通过改变材料、单元工艺或工艺顺序中之一用联合方式处理第三衬底上的区域，并且测试所述第三衬底上该处理过的区域。3、根据权利要求1所述的方法，其特征在于，所述第一衬底是空白晶圆，所述第二衬底是图案化的晶圓。4、根据权利要求1所述的方法，其特征在于，所述第一和第二衬底被图案化，其中所述第二衬底的图案包括至少一个来自所述第一衬底的图案的结构。5、根据权利要求1所述的方法，其特征在于，所述处理形成所述第二衬底的区域上的结构，所述第二衬底的区域上的结构与商品半导体芯片上的结构相关Jf关。6、根据权利要求1所述的方法，其特征在于，与所述第一衬底上的结构相比，所述第二衬底上的结构与商品器件结构关系更紧密，而对所述第二衬底上的处理过的区域的测试是基于商品器件的重要参数。7、根据权利要求1所述的方法，其特征在于，对所述第二衬底上的所述处理过的区域的测试结果被反馈来训练所述第一村底上的处理。8、根据权利要求1所述的方法，其特征在于，所述处理在区域内是均匀的。9、根据权利要求1所述的方法，其特征在于，在各自衬底上的所述区域重叠，但每一所述区域的一部分是基本均匀的。10、根据权利要求1所述的方法，其特征在于，对所述区域的处理跨越各自不同的区域是均匀的，使得来自所述各自不同的区域的测试结果由改变引起。11、根据权利要求2所述的方法，其特征在于，在所述第三衬底上所形成的结构的电气测试判定所形成的结构是否符合器件参数。12、一种用于评价适于制造过程的材料、单元工艺和工艺顺序的方法，其包括通过改变制造过程中的单元工艺用联合方式处理第一衬底上的区域；测试所述第一衬底上的该处理过的区域；基于所述第一衬底上的所述处理过的区域的测试结果，通过改变工艺顺序用联合方式处理第二衬底上的区域；以及测试所述第二衬底上的该处理过的区域。13、根据权利要求12所述的方法，其特征在于，相比于测试所述第一衬底上的所述处理过的区域时所进行的测试，测试所述第二衬底上的所述处理过的区域时所进行的测试更复杂。14、根据权利要求12所述的方法，其进一步包括在处理所述第一衬底上的区域时形成结构；以及在处理所述第二衬底上的区域时形成结构，其中与在处理所述第一村底上的区域时所形成的结构相比，在处理所述第二衬底上的区域时所形成的结构更类似于商品结构。15、根据权利要求12所述的方法，其特征在于，用联合方式处理所述第一衬底上的区域所选择的材料，由利用了梯度或场所隔离联合工艺中之一的现有联合筛选所产生。16、一种用于实施适于制造工艺顺序的工艺顺序整合的方法，其包括用工艺顺序在衬底的区域之间变化的工艺实施所述制造工艺顺序，其中用以形成每一区域中的结构的工艺具有局部均匀性。17、根据权利要求16所述的方法，其特征在于，所述实施包括确定编排所述制造工艺顺序的制造单元工艺；为该已确定的半导体制造单元工艺选择第一工艺顺序序列；执行所述第一工艺顺序序列、同时联合改变所述已确定的制造单元工艺之一；以及评价通过所述已确定的制造单元工艺之一所形成的结构的性质。18、根据权利要求17所述的方法，其进一步包括基于对所述性质的评价选择第二工艺顺序序列；以及用所述第二工艺顺序序列重复所述执行改变和所述评价。19、根据权利要求17所述的方法，其特征在于，执行所述第一工艺顺序序列、同时联合改变所述已确定的制造单元工艺之一包括改变材料，所述材料形成所述衬底的离散区域中的结构。20、根据权利要求17所述的方法，其特征在于，执行所述第一工艺顺序序列、同时联合改变所述已确定的制造单元工艺之一包括改变处理参数，所述处理参数用于所述衬底的区域中的所述已确定的制造单元工艺之一。21、根据权利要求17所述的方法，其特征在于，执行所述第一工艺顺序序列、同时联合改变所述已确定的制造单元工艺之一包括列。22、根据权利要求16所述的方法，其进一步包括测试所述结构中的每一个；以及以基于所述测试结果而工艺顺序序列固定的工艺和工艺顺序序列改变的另一工艺重复所述实施。23、根据权利要求16所述的方法，其特征在于，所述工艺的局部均匀性能够实现搜集跨越一个区域中的多个结构中之一或跨域多个区域的统计上相关的信息。全文摘要提供一种利用材料、单元工艺、和工艺顺序的改变分析和优化半导体制造技术的方法。在该方法中，分析半导体制造工艺顺和构造的子集用于优化。在执行制造工艺顺序子集期间，改变用于创建某种结构的材料、单元工艺、和工艺顺序。在联合处理期间，在半导体衬底的离散区域之间改变材料、单元工艺或工艺顺序，其中在每一区域内，该工艺产生基本均匀或一致的结果，该结果代表商品半导体制造过程的结果。还提供一种用于优化工艺顺序的设备。文档编号H01L21/66GK101421433SQ200780012793公开日2009年4月29日申请日期2007年2月12日优先权日2006年2月10日发明者库尔特·魏纳,戴维·E·拉佐夫斯凯,托尼·P·江,托马斯·布西埃,格斯·平托,萨莎·格雷尔申请人:分子间公司