具有开关电路的半导体器件的制作方法

专利名称：具有开关电路的半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件，特别涉及有效应用于使用接合线连 接设置在该半导体芯片周围的半导体芯片的接合焊盘以及连接部分 的半导体器件的技术。
背景技术：
参照半导体器件，具有根据安装在半导体芯片上的集成电路的功 能和种类的不同具有各种封装结构的半导体芯片已经商品化。作为这 些半导体器件中的一种，已知有被称为qfp (四列扁平封装)类型的 半导体器件。该qfp类型的半导体器件主要包括具有其上设置多个 接合焊盘和多个緩冲单元的主表面的半导体芯片、设置在该半导体芯 片周围的多个引线、分别电连接该半导体芯片的多个接合线和多个引 线的多个接合线、用于支承该半导体芯片的支承体(突起、芯片安装 片)、与该支承体集成地形成的悬置引线、以及密封该半导体芯片的 密封体、多个接合线、以及多个引线的内部引线部分。该多个接合焊盘包括多个信号接合焊盘和多个电源接合焊盘，并 且沿着该半导体芯片的各个侧边排列。该多个緩冲单元包括多个输入 -输出单元(i/o单元)以及多个电源单元，其中该多个输入-输出单元被分别设置为对应于该多个信号接合焊盘，并且该多个电源单元 被设置为分别对应于该多个电源接合焊盘。该多个引线包括多个信号 引线以及多个电源引线，其中该多个信号引线被设置为分别对应于该 多个信号接合焊盘，并且该多个电源引线被设置为分别对应于该多个 电源接合焊盘。在此，用于分别把该半导体芯片的多个接合焊盘与围绕该半导体芯片的多个引线电连接的技术例如在日本未审查专利申请公告No. Hei 6(1994) - 283604中描述。 [专利参考文献l日本未审查专利申请公告No. 6(1994) - 283604 发明内容现在，随着对安装在半导体芯片上的集成电路的更高封装和多功 能的要求，该半导体芯片的接合焊盘的数目不断增加。因此，随着接 合焊盘的增加，引线的数目增加，该半导体器件的型面尺寸增加。相 应地，人们通过使得该引线的尺寸小型化缩小引线的排列间距而使得 该半导体器件小型化。对于最近的QFP型半导体器件，该排列间距 被缩小到0.3[mm至0.4[mm的量级。但是，需要给定的接合区域来 保证在通过焊接把该半导体器件安装在印刷电路板时的可靠性，以及 需要一定的机械强度来抑制该引线的弯曲。相应地，通过使得该引线 尺寸小型化而进一步使得该半导体器件小型化被认为是困难的。考虑到上文所述，本发明的发明人把注意力集中在这样的事实， 多个电源接合焊盘和多个电源引线被提供用于一个操作电压(例如， Vcc=3.3[Vj)，以保证安装在半导体芯片上的集成电路稳定工作，并 且作出本发明。本发明的目的是提供一种技术，其可以使得半导体器件小型化。 为了实现上述目的，本发明提供一种半导体器件，其特征在于， 包括半导体芯片，具有主面；内部电路，形成在所述半导体芯片的 主面上，该内部电路包括多个存储器、能够改变该多个存储器的容量的第1开关电路和向该多个存储器提供给定输出信号的第2开关电 路；接口电路，形成在所述半导体芯片的主面上，该接口电路包括被 配置在所述内部电路周围的多个I/0单元；多个接合焊盘，形成在所 述半导体芯片的主面上，该多个接合焊盘配置在所述多个I/O单元与 所述半导体芯片的边缘之间，并且包括第1电源用接合焊盘、第2电 源用接合焊盘和多个信号用接合焊盘；多个第l切换接合焊盘，形成 在所述第l开关电路上，该多个第l切换接合焊盘响应所述第l开关 电路的输入信号而被提供输出信号；第2切换接合焊盘，形成在所述 第2开关电路上，该第2切换接合焊盘输入从所述第1开关电路提供 的输出信号；电源配线，形成在半导体芯片的主面上，该电源配线与 所述第l和第2电源用接合焊盘共同连接，并且向所述多个I/0单元 提供操作电位；多条引线，配置在所述半导体芯片的周围，该多条引 线包括电源用引线和多条信号用引线；多条接合线，包括电气地连 接所述第1电源用接合焊盘与所述电源用引线的第l接合线；电气地 连接所述第1电源用接合焊盘与所述第2电源用接合焊盘的第2接合 线；分别电气地连接所述多个信号用接合焊盘与所述多条信号用引线 的第3接合线；和电气地连接所述多个第l切换接合焊盘的一部分与 所述第2切换接合焊盘的切换接合线；以及密封体，密封所述半导体 芯片、所述多条接合线以及所述多条引线的一部分。本发明还提供一种半导体器件，其特征在于，包括半导体芯片， 具有主面；内部电路，形成在所述半导体芯片的主面上，该内部电路 包括第l开关电路和第2开关电路；接口电路，形成在所述半导体芯 片的主面上，该接口电路包括被配置在所述内部电路周围的多个I/O 单元；多个接合焊盘，形成在所述半导体芯片的主面上，该多个接合 焊盘配置在所述多个I/0单元与所述半导体芯片的边缘之间；第l切 换接合焊盘，形成在所述第l开关电路上；第2切换接合坪盘，形成 在所述第2开关电路上；多条引线，配置在所述半导体芯片的周围； 多条接合线，分别电气地连接所述多个接合焊盘与所述多条引线；切 换接合线，电气地连接所述第1切换接合焊盘与所述第2切换接合焊盘；以及密封体，密封所述半导体芯片、所述多条接合线、所述切换 接合线以及所述多条引线的一部分。通过该说明书的描述和附图，本发明的上述和其他目的以及新特 征将变得更加清楚。下面简要说明在该说明书中公开的代表发明的概况。也就是说，设置在该半导体芯片的主表面上具有相同功能的接合 焊盘被使用接合线相互电连接。例如，该半导体器件具有如下结构。该半导体器件包括半导体芯片；形成在该半导体芯片的主表面上 并且包括第 一电源接合焊盘、第二电源接合焊盘和多个信号接合焊盘 的多个接合焊盘；设置为围绕该半导体芯片并且包括第一电源引线和 多个信号引线的多个引线；包括用于把第一电源接合焊盘与第一电源 引线相连接的第一接合线、用于把第一接合焊盘与第二接合焊盘相连 接的第二接合线、以及用于把多个信号接合焊盘与多个信号引线相连 接的第三接合线的多个接合线；以及密封该半导体芯片、多个接合线 和该多个引线中的一些引线的密封体。根据上述装置，可以减小通过接合线电连接到第二电源引线的电 源引线的数目，因此可以使得半导体器件小型化。


图l(a)和图l(b)为示出根据本发明一个实施例1的半导体器件的 内部结构的示意图，其中图l(a)为示意平面视图，以及图l(b)为示意 截面视图；图2(a)和图2(b)为示出根据本发明的实施例1的半导体器件的内 部结构的示意图，其中图2(a)为沿着该信号引线的示意截面视图，以 及图2(b)为沿着该电源引线的示意截面视图；图3为示出放大图l(a)的一部分的示意平面视图；图4为示出放大图3的一部分的示意平面视图；图5为示出放大图3的一部分的示意平面视图；图6为示出在图5中的接合线的连接状态的示意截面视图；图7为在图l(a)中所示的半导体芯片的平面布局视图；图8为示出放大图7的一部分的平面布局视图；图9为示出放大图7的一部分的平面布局视图；图10为示出放大图7的一部分的平面布局视图；图11为示出在图7中所示的半导体芯片的内部结构的示意截面视图；图12(a)和图12(b)为示出根据本发明的实施例1的变型的半导体 器件的内部结构的示意图，其中图12(a)为沿着该信号引线的示意截 面视图，以及图12(b)为沿着电源引线的示意截面视图；图13(a)和图13(b)为示出根据本发明的实施例2的变型的半导体 器件的内部结构的示意图，其中图13(a)为沿着该信号引线的示意截 面视图，以及图13(b)为沿着电源引线的示意截面视图；图14为本发明的实施例1的变型3的安装在该半导体器件上的 一些半导体芯片的平面布局视图；图15(a)和图15(b)为示出根据本发明的实施例2的变型的半导体 器件的内部结构的示意图，其中图15(a)为示意平面视图，以及15(b) 为示意截面视图；图16(a)和图16(b)为示出根据本发明的实施例2的半导体器件的 内部结构的示意图，其中图16(a)为沿着该信号引线的示意截面视图， 以及图16(b)为沿着电源引线的示意截面^L图；图17为以放大的方式示出图15(a)的一部分的示意平面视图； 图18为以放大的方式示出图17的一部分的示意平面视图； 图19为以放大的方式示出图17的一部分的示意平面视图； 图20为在图15(a)中所示的半导体芯片的平面布局视图； 图21为以放大的方式示出图20的一部分的示意平面布局视图； 图22为示出在图20中的半导体芯片的内部结构的示意截面视图；图23(a)和图23(b)为示出根据本发明的实施例3的半导体器件的 内部结构的示意图，其中图23(a)为示意平面视图，以及图23(b)为示意截面视图；图24(a)和图24(b)为示出根据本发明的实施例4的半导体器件的 内部结构的示意图，其中图24(a)为示意平面视图，以及图24(b)为示 意截面视图；图25(a)和图25(b)为示出根据本发明的实施例5的半导体器件的 内部结构的示意图，其中图25(a)为示意平面视图，以及图25(b)为示 意截面视图；图26(a)和图26(b)为示出根据本发明的实施例7的半导体器件的 内部结构的示意图，其中图26(a)为示意平面视图，以及图26(b)为示 意截面视图；图27为示出根据本发明的实施例的半导体器件的内部结构的平 面视图；图28为以放大的方式示出图27的一部分的示意平面视图；图29为在图27中所示的半导体芯片的平面布局视图；图30为在本发明的实施例7的半导体器件的制造中所用的半导体晶片的平面视图；图31为用于说明在实施例7中的半导体器件的制造的特征检查步骤的示意图；图32为示出根据本发明一个实施例8的半导体器件的内部结构 的示意平面视图；图33(a)至图33(c)为示出用于更加具体地说明本发明的有利效果 的半导体器件的型面的示意图，其中图33(a)为标准型面视图，以及 图33(b)和图33(c)为应用本发明的型面视图；图34(a)和图34(b)为示出根据本发明的实施例1的一个变型的半 导体器件的内部结构的示意图，其中图34(a)为示意平面视图，以及 图34(b)为示意截面视图；图35(a)和图35(b)为示出根据本发明的实施例4的一个变型的半 导体器件的内部结构的示意图，其中图35(a)为示意平面视图，以及 图35(b)为示意截面视图；图36(a)和图36(b)为示出根据本发明的实施例6的一个变型的半 导体器件的内部结构的示意图，其中图36(a)为示意平面视图，以及 图36(b)为示意截面视图；图37(a)和图37(b)为示出根据本发明的实施例6的一个变型的半 导体器件的内部结构的示意图，其中图36(a)为示意平面视图，以及 图36(b)为示意截面视图；图38(a)和图38(b)为示出根据本发明的实施例6的一个变型的半 导体器件的内部结构的示意图，其中图36(a)为示意平面视图，以及 图36(b)为示意截面视图；图39(a)和图39(b)为示出根据本发明的实施例7的一个变型的半 导体器件的内部结构的示意图，其中图39(a)为示意平面视图，以及 图39(b)为示意截面视图；图40(a)和图40(b)为示出根据本发明的实施例1的一个变型的半 导体器件的内部结构的示意图，其中图40(a)为示意平面视图，以及 图40(b)为示意截面视图；图41(a)和图41(b)为示出根据本发明的实施例7的一个变型的半 导体器件的内部结构的示意图，其中图41(a)为示意平面视图，以及 图41(b)为示意截面视图；图42为示出根据本发明的实施例9的半导体器件的内部结构的 示意平面视图；图43为示出根据本发明的实施例9的半导体器件的内部结构的 示意电路图。
具体实施方式
下面结合附图具体描述本发明的优选实施例。在所有用于说明该 实施例的附图中，相同的标号表示相同部件，并且省略对它们的重复 说明。(实施例1)在实施例1中，参照一个例子进行说明，其中本发明被应用于QFP (四列扁平封装)类型的半导体器件。图l(a)和图l(b)为示出根据本发明一个实施例1的半导体器件的 内部结构的示意图，其中图l(a)为示意平面视图，以及图l(b)为示意 截面视图。图2(a)和图2(b)为示出根据本发明的实施例1的半导体器件的内 部结构的示意图，其中图2(a)为沿着该信号引线的示意截面视图，以 及图2(b)为沿着该电源引线的示意截面视图。图3为示出放大图l(a)的一部分的示意平面视图。图4为示出放大图3的一部分的示意平面视图。图5为示出放大图3的一部分的示意平面视图。图6为示出在图5中的接合线的连接状态的示意截面视图。图7为在图l(a)中所示的半导体芯片的平面布局视图。图8为示出放大图7的一部分的平面布局视图。图9为示出放大图7的一部分的平面布局视图。图IO为示出放大图7的一部分的平面布局视图。图11为示出在图7中所示的半导体芯片的内部结构的示意截面视图。如图1至图3所示，该实施例1的半导体器件主要由半导体芯片 2、多个引线5、多个接合线8、密封体9等等所构成。该半导体芯片 2通过粘合剂固定到一个支承体6上，其被称为突起或芯片安装片， 并且例如4个悬置引线7被整体连接到支承体6。如图7中所示，沿着厚度方向的半导体芯片2的平面形状形成为 四边形。在该实施例l中，例如该半导体芯片2的平面形状被形成为 具有7.6[mmx7.6[mm的尺寸的方形。尽管半导体芯片2不限于如下结构，如图11中所示，该半导体 芯片2主要包括半导体板20，以及在半导体板20的主表面上，通过 在多级叠加绝缘层22a和布线层22b而形成多层布线层22，以及覆盖 多层布线层22的表面保护膜(最终保护膜)23。绝缘层23a例如由氧化硅膜所形成。该布线层22b例如由铝(Al )、铝合金、铜、铜合金等等所制成的金属膜而形成。该表面保护膜23 由通过叠加例如氧化硅膜、氮化硅膜等等这样的无机绝缘膜和有机膜 而形成。该实施例1的半导体芯片2例如具有7层金属布线结构。例如，构成集成电路的微计算机被安装在半导体芯片2上。如图 7所示，在该半导体芯片2的主表面2x上，设置一个内部电路形成部 分10。在该内部电路形成部分10中，设置包括被布线沟道区所分割 的多个电路块12。该多个电路块12例如包括一个CPU (中央处理单 元)被形成为一个算术计算电路的电路块、RAM (随机存取存储器) 被形成为一个存储电路的电路块、ROM (只读存储器)被形成为一 个存储电路的电路块、形成定时器的电路块、以及形成IF(串行通信 接口电路)的电路块。在该半导体芯片2的主表面2x上，设置对应于半导体芯片2的 各个侧边的四个接口电路形成部分11。该四个接口电路形成部分11 被设置为在平面上围绕该内部电路形成部分10。在每个接口电路形成部分ll中，如图7和图8中所示，设置包 括多个结合焊盘3和多个緩冲单元4的接口电路。该多个结合焊盘3 包括多个信号接合焊盘3a和多个电源接合焊盘3b，并且该多个緩冲 单元4包括多个输入/输出单元(1/0单元)4a和多个电源单元4b。在每个接口电路形成部分ll中，该多个接合焊盘3和多个緩沖 单元4沿着半导体芯片2的侧边设置。该多个接合焊盘3被设置在该 半导体芯片2和多个緩冲单元4之间，其中设置对应于该多个信号接 合焊盘3a的该多个输入/输出单元4a,以及设置对应于该多个电源接 合焊盘3b的多个电源单元4b。如图9中所示，在接口电路形成部分ll上，设置把操作电势提 供到该多个输入/输出单元4a的电源线14。该电源线14以环状连续 延伸，使得电源线14在平面上围绕该内部电路形成部分10。该信号接合焊盘3a与相应的输入/输出单元4a电连接，并且该 电源接合焊盘3b与相应的电源单元4b电连接。另外，该多个电源单 元4b与电源线14电连接，并且该电源线14与该多个输入/输出单元4a电连接。该输入/输出单元4a是包括用于发送和接收输入/输出信号的电 路，并且该电源单元4b是用于提供该输入/输出单元4a的电路操作所 需的操作电势的单元。为了以稳定方式操作该多个输入/输出单元4a，如图8和图9中 所示，该多个电源接合焊盘3b被设置为在平面上夹住该多个信号接 合焊盘3a。作为构成该内部电路和接口电路的晶体管元件，例如使用一个 MISFET (金属绝缘体半导体场效应晶体管)。针对于低功耗和快速 处理，该内部电路的算术计算电路使用以比用于操作构成该接口电路 的緩冲单元4的MISFET的操作电势更低的操作电势而工作。例如， 该内部电路的算术计算电路使用以1.8[VI的操作电势工作的 MISFET,而该接口电路的緩沖单元4使用以3.3[V]的操作电势工作 的MISFET 。如图10中所示，该信号接合焊盘3a和电源接合焊盘3b具有形 成为四边形的各个平面。在实施例1中，该信号接合焊盘3a例如形 成为具有0.1[mmx0.1 [mm的尺寸的方形，而该电源接合焊盘3b例 如形成为具有O.l[mml x 0.2[mml的尺寸的矩形。该电源接合焊盘3b 沿着与该电源接合焊盘3b的纵向侧远离该半导体芯片2的侧面2a的 方向相同的方向i殳置。如图1和图2中所示，该半导体芯片2、多个引线5中的一些引 线、支承体6、四个悬置引线7、多个接合线8等等被密封体9所密 封。该密封体9具有沿着形成为四边形的厚度方向的平面形状。在该 实施例1中，该密封体9的平面形状例如形成在具有16[mmxl6[mm
的尺寸的方形。为了减小在密封体9中的应力，该密封体9例如由添加有苯酚基 固化剂、硅橡胶、填料等等的联苯基热固树脂所形成。另外，该密封 体9由适用于大规模生产的传热模塑法所形成。该传热模塑法是使用 具有罐、转轮、树脂注入口、空穴等等的成形模子并且通过把例如环氧树脂这样的热固树脂从该罐通过转轮和树脂注入口注入到该空穴 中而形成一个密封体的技术。该多个引线5如图l至图3中所示，设置在半导体芯片2的周围， 使得该引线5在平面上包围该半导体芯片2。另外，该多个引线5被 沿着密封体9的各个侧边设置。该多个引线5在该密封体9的内部和外部延伸，并且由设置在该 密封体9内部的内部引线部分(内引线)和位于该密封体9的外部的 外部引线部分(外引线)所构成。该多个引线5的内部引线部分从密封体9的侧表面延伸到该半导 体芯片2的侧表面，并且其各个末端具有连接接合线8的连接部分。该多个引线5的外部引线部分被模制为翼状，其构成一个表面安 装型引线形状。模制为翼状的外部引线部分包括从密封体9的侧表面 突出的第一部分以及从该第一部分向下弯曲(在主表面侧之外的背表 面和设置为侧向相对的密封体9的背表面)的第二部分，以及在与第 一部分的突出方向相同的方向从第二部分延伸的第三部分。在把该半 导体器件通过焊接安装在该印刷电路板上时，该外部引线部分的第三 部分被用作为外部连接端。如图2至图5中所示，该多个引线5包括多个信号引线5a,并 且进一步包括一个电源引线5b ，其例如被提供3.3[V的操作电势Vcc。 多个接合线8包括多个接合线8a,其分别把半导体芯片2的多个信号 接合焊盘3a与该多个信号引线5a电连接。该多个接合线8进一步包 括接合线8b，其把该半导体芯片2的多个电源接合焊盘3b中的任意 电源接合焊盘3b与电源引线5b电连接。该多个接合线8进一步包括 多个接合线8c，其把具有相同功能的半导体芯片2的电源接合焊盘 3b相互电连接。如图4和图5所示，在该多个电源接合焊盘3b中，任意一个电 源接合焊盘3b通过接合线8b与电源引线5b电连接。使用接合线8c 在包括该任意电源接合焊盘3b的各个电源接合焊盘3b之间建立电连 接。也就是说，除了使用接合线8c的电源接合焊盘3b之外，与被通过接合线8b施加操作电势Vcc的电源引线5b电连接的任意电源接合 焊盘3b连接到该多个电源接合焊盘3b。由于这种结构，可以把接合 线8b的数目减小与通过接合线8c与任意电源接合焊盘3b电连接的 电源接合焊盘3b的数目相对应的量，因此该半导体器件可以被小型 化。在该实施例l中，例如，在提供24个电源接合焊盘3b时， 一个 电源引线5b通过该接合线8b与一个电源接合焊盘3b连接，因此可 以减小23个电源引线5b。本发明的优点结合图33进一步描述。如图33(a)中所示，当该半 导体芯片被按照常规方式封装时，该封装具有20[mmlx20[mml的型 面尺寸，并且引线端子的数目变为144个(在下文中该封装被表达为 2020-144引脚)。但是，如图33(b)中所示，当结合实施例1描述的 结构被应用于参考电势(例如，Vss:OV)的接合焊盘时，该封装变为 1616-120引脚，因此封装面积可以减小到常规结构的64%。在此，除 了上述用于参考电势的接合焊盘之外(Vss)，在实施例1中所述的 结构可以被应用于电源电势(例如，Vcc:3.3V)的接合焊盘。在这种情 况中，如图33(c)中所示，该封装变为1414-100引脚，因此封装面积 被减小到常规结构的49%。因此，在图33(a)、图33(b)和图33(c)中， 以使得观察者直观地看到封装尺寸缩小的效果，各个封装# 按照比例 示出，假设在图33(a)中所示的封装2020-144引脚为100%的尺寸。另外，在把本发明应用于半导体器件中，当封装尺寸不减小时， 可以加宽外部引线的间距。相应地，可以容易减小用于安装该封装的 印刷电路板的间距，因此便于把半导体器件安装在印刷电路板上。另 外，由于该外部引线之间的宽度增加，则在焊接之后的可靠性增强。作为接合线8，使用金(Au)线。金与通常被用作为半导体芯片 2的布线材料的铝或铜相比表现出低电阻率。另外，该接合线的直径 近似为几十微米，这是一个相对较大的数值，并且该半导体芯片2的 厚度被减小到几微米至几百微米。相应地，存在该接合线的薄层电阻 远低于该半导体芯片2的薄层电阻的倾向。也就是说，该接合线8的 电阻低于电源线14的电阻。按照这种方式，通过使用金线把任意电源接合焊盘3b与电源引线5b相连接，以及使用金线连接包括任意电 源接合焊盘3b的各个电源接合焊盘3b之间，可以统一地把操作电势 施加到各个电源接合焊盘3b，而不产生大的电势差。如图4和图5中所示，包括多个信号接合焊盘3a和多个电源接 合焊盘3b的多个接合焊盘3沿着半导体芯片2的各个侧边设置，使 得这些接合焊盘3在平面上围绕该内部电路形成部分10。另 一方面， 该接合线8c把电源接合焊盘3b相互连接，其中该电源接合焊盘3b 夹住给定数目的信号接合焊盘3a。也就是说，在该半导体芯片2的各 个侧边上，连接在电源接合焊盘3b之间的接合线8c沿着半导体芯片 2的侧边延伸。按照这种方式通过接合线8c把电源接合焊盘3b相互连接中，为 了避免连接到信号接合焊盘3a的接合线8a和接合线8c之间的接触， 需要在比信号接合焊盘3a和接合线8a之间的连接更加远离半导体芯 片2的侧边的一个位置处执行电源接合焊盘3b和接合线8c之间的连 接。为了把这种连接模式投入实用，如图10中所示，有效地形成特 定形状的电源接合焊盘3b，以设置电源接合焊盘3b，使得其长边远 离半导体芯片2的侧边。但是，作为电源接合焊盘3b的长边的长度， 需要保证一定的长度，以避免该接合线8b与接合线8a相互干扰。最 好，该电源接合焊盘3b的长边的长度比沿着与该电源接合烊盘3b的 长边相同的方向延伸的信号接合烊盘3a的侧边的长度大两倍或更大， 或者比该信号接合焊盘3a的短边的长度大两倍或更大。通过以这种矩形形状形成电源接合焊盘3b，可以使用接合线8c 把电源接合焊盘3b相互连接，并且防止电源接合焊盘3b与连接到信 号接合焊盘3a的接合线8a相接触。在此，当两个接合线可以基本上连接到该电源接合焊盘时，该电 源接合焊盘的尺寸和形状是充分可行的。例如，当该接合焊盘的数目 与半导体芯片的尺寸相比较小时，对于焊盘间距存在容限，例如在两 侧的电源接合焊盘可以被设置为能够防止接合线8b与接合线8a相互 干扰的长度。在这种情况中，尽管该半导体芯片的接合焊盘与上述纵向接合焊盘的例子相比被减小，与该接合线相连接的接合焊盘的连接 区域增加，因此可以充分地保证相对于毛细管的尺寸或接触点的容 限。如图2(a)中所示，该接合线8a通过钉头接合(球接合)方法而 连接，其在半导体芯片2的信号接合焊盘3a处执行第一连接，并且 在该信号引线5的连接部分执行第二连接。该钉头接合方法通过在该 布线的末端部分形成球状而执行第一连接，从而使用热压接合处理把 该球接合到笫一连接部分，然后通过把该布线拉到第二连接部分而执 行第二连接，然后在施加超声振动时把该布线连接到该第二连接部 分。另一方面，如图2(b)中所示，该接合线8b通过反相钉头接合方 法，其在电源引线5b执行第一连接，并且在该半导体芯片2的任意 电源接合焊盘3b执行第二连接。按照这种方式，通过使用反相钉头 接合方法执行电源引线5b与电源接合焊盘3b的线连接，可以降低接 合线8b在电源接合焊盘3b上的高度，因此在把接合线8b连接到接 合焊盘3b时可以加宽该毛细管和接合焊盘3b之间的距离。结果，与 通过类似于用于图2(a)中所示的信号接合线8a的钉头接合方法相类 似的钉头接合方法把该电源接合焊盘3b与电源引线5b线连接的情况 相比，可以减小该电源接合焊盘的面积。如图4和图5所示，通过使用与接合线8b相连接的任意电源接 合焊盘3b由接合线8c串联多个电源接合焊盘3b作为开始点。当多 个电源接合焊盘3b被串联时，除了初始级的电源接合焊盘3b和结束 级的电源接合焊盘3b之外，两个接合线8c被连接到其他电源接合焊 盘3b。在该实施例1中，如图6中所示，如下连续地执行该连接。第 一级的接合线8c的第一侧被连接到该第一级(初始级)的电源接合 焊盘3b。该第一级的接合线8c的第二侧被连接到该第二级的电源接 合焊盘3b。该第二级的接合线8c的第一侧被通过该第一级的接合线 8c的第二侧连接到第二级的电源接合焊盘3b。然后，该第二级的接 合线8c的笫二侧被连接到第三级的电源接合焊盘3b。按照这种方式，当通过使用钉头接合方法把两个接合线8c连接到一个接合焊盘3b时 而串联多个电源接合焊盘3b时，可以通过把后级的接合线8c通过前 级的接合线8c的第二侧以重叠的方式连接到电源接合焊盘3b而减小 接合焊盘3b的面积。另外，该电源接合焊盘3b的可以形成为横向延长的矩形形状， 其沿着半导体芯片2的侧边延伸。在这种情况中，与上述纵向电源接 合焊盘3b的例子相比减小该半导体芯片的端子数目。但是，由于该 实施例的应用，与半导体芯片的端子数目减小量相比可以更进一步减小整个封装的引线。图12(a)和图12(b)为示出根据本发明的实施例1的变型的半导体 器件的内部结构的示意图，其中图12(a)为沿着该信号引线的示意截 面视图，以及图12(b)为沿着电源引线的示意截面视图。在上述实施例1中，如图2(a)中所示，对于这样的例子进行说明， 其中通过在该半导体芯片2的信号接合焊盘3a执行第一连接以及在 信号引线5a的连接部分执行第二连接的钉头接合方法，使用接合线 8a连接信号接合焊盘3a和信号引线5a。但是，如图12(a)中所示， 可以通过在信号引线5a执行第一连接以及在该半导体芯片2的信号 接合焊盘3a执行第二连接的钉头接合方法，连接该半导体芯片2的 信号接合焊盘3a和信号引线5a的连接部分。按照这种方式，通过反 向接合该接合线8a，在该接合线8a上方的接合线8a的高度被降低， 因此沿着接合焊盘3的设置方向延伸的接合线8c和接合线8a之间的 距离被加宽，因此当密封体9通过传热模塑法而形成，可以抑制两个 接合线(8c、 8a)由于在注入树脂时的布线漂移而相互接触。图13(a)和图13(b)为示出根据本发明的实施例2的变型的半导体 器件的内部结构的示意图，其中图13(a)为沿着该信号引线的示意截 面视图，以及图13(b)为沿着电源引线的示意截面视图。在上述变型1中，如图12(a)中所示，该接合线8a的另一端侧(第 二侧)直接连接到该半导体芯片2的信号接合焊盘3a。但是，如图 13(a)中所示， 一个凸起电极16可以形成在半导体芯片2的信号接合焊盘3a上，并且该凸起电极16可以连接到该接合线8a的另一侧。 该凸起电极16最好可以是一个例如通过钉头接合方法而形成的钉头 块。另外，如图13(b)中所示，在多个电源接合焊盘3b中， 一个凸起 电极16可以形成在通过引线5与接合线8b电连接的电源接合焊盘3b 的第一区域中，并且该接合线8b的另一侧(第二侧)可以连接到凸 起电极16。当该接合焊盘侧被设置为第二侧时，由于相应的压力接合方法被 用作为该粘合方法，因此不能够保证粘合强度，另外，由于该接合焊 盘和毛细管在执行压力接合时相互接近，因此破坏该接合焊盘的可能 性增加。另一方面，通过采用钉头接合方法，可以减小对该芯片的铝 焊盘的破坏，同时可以保证粘合强度。图14为本发明的实施例1的变型3的安装在该半导体器件上的 一些半导体芯片的平面布局视图。如图14中所示，多个緩沖单元4包括多个电源单元4bl，并且 该多个接合焊盘3包括多个电源接合焊盘3bl。该多个电源单元4bl 被设置为对应于多个电源接合焊盘3bl。在接口电路形成部分11和内部电路形成部分10之间，设置电源 线15，例如用于把操作电势(例如，1.8V==Vdd)提供到该内部电路 形成部分10的内部电路。该电源线15以环形连续延伸，使得电源线 15在平面上围绕该内部电路形成部分10。该电源接合焊盘3bl与电源接合焊盘3bl电连接。另外，该多个 电源单元4bl与电源线15电连接，并且该电源线15与内部电路电连 接。该电源单元4bl是用于提供该内部电路的电路操作所需的操作电 势的单元。该多个电源接合焊盘3bl被设置为使得电源接合焊盘3bl在平面 上夹住该多个信号接合焊盘3a，用于使得该内部电路执行稳定操作。在上述实施例1中，参照把本发明应用于把操作电势Vcc提供到 输入/输出单元4a的多个电源接合焊盘3b的例子进行描述。但是，与该变型3的情况相同，本发明可以应用于把操作电势Vdd提供到内部 电路的多个电源接合焊盘3bl。并且在这种情况中，可以减小电源引 线的数目，因此可以使得该半导体器件小型化。图34(a)和图34(b)为示出根据本发明的实施例1的一个变型的半 导体器件的内部结构的示意图，其中图34(a)为示意平面视图，以及 图34(b)为示意截面视图。如图中所示，该接合线8c可以在一个闭合 环形中连续形成。 (实施例2 )在上述实施例1中，参照使用该接合线减小电源引线的数目的例子进行说明。在该实施例2中，参照使用中继接合焊盘和接合线减小电源引线的数目的例子进行说明。图15(a)和图15(b)为示出根据本发明的实施例2的变型的半导体器件的内部结构的示意图，其中图15(a)为示意平面视图，以及15(b)为示意截面视图。图16(a)和图16(b)为示出根据本发明的实施例2的半导体器件的内部结构的示意图，其中图16(a)为沿着该信号引线的示意截面视图，以及图16(b)为沿着电源引线的示意截面视图。图17为以放大的方式示出图15(a)的一部分的示意平面视图。 图18为以放大的方式示出图17的一部分的示意平面视图。 图19为以放大的方式示出图17的一部分的示意平面视图。 图20为在图15(a)中所示的半导体芯片的平面布局视图。 图21为以放大的方式示出图20的一部分的示意平面布局视图； 图22为示出在图20中的半导体芯片的内部结构的示意截面视图；如图21中所示，多个緩沖单元4包括多个电源单元4b2，并且 多个接合焊盘3包括多个电源接合焊盘3b2。该多个电源接合焊盘3b2 被设置为对应于多个电源接合焊盘3b2。尽管未在图中示出，在一个内部电路形成部分10上，例如设置 把操作电势(例如，OV-Vss)提供到输入/输出单元4a的电源线。该电源线以环形形状延伸，使得该电源线在平面上围绕该内部电路形成部分10。该电源接合焊盘3b2与相应的电源单元4b2相连接。另外，多个 电源单元4b2与上述电源线电连接。该电源线与多个输入/输出单元 4a电连接。该电源单元4b2是用于提供该输入/输出单元4a的电路操 作所需的操作电势的单元。该多个电源接合焊盘3b2被设置为使得电源接合焊盘3b2在平面 上夹住多个信号接合焊盘3a，使得多个输入/输出单元4a执行稳定操 作。如图20和图21中所示，在该半导体芯片2的主表面2x上，设 置一个中继焊盘3c。该中继焊盘3c被设置在电路块12之间的信道形 成区域13中，并且同时设置在不形成晶体管模子的区域中，即形成 在元件隔离绝缘膜(场绝缘膜)21上。在该实施例2中，该中继焊盘 3c例如被设置在半导体芯片2的两个对角线相交的中点附近。如图16至19中所示，多个引线5包括多个信号引线5a，并且 进一步包括被施加O[V]的操作电势Vss的一个电源引线5b2。多个接 合线8包括分别电连接半导体芯片2的多个信号接合焊盘3a和多个 信号引线5a的多个接合线8a。该多个接合线8进一步包括接合线8b2, 其把半导体芯片2的多个电源接合焊盘3b2中的任意电源接合焊盘 3b2与电源引线5b2电连接。该多个接合线8进一步包括多个接合线 8d，其把具有半导体芯片2的相同功能的电源接合焊盘3b2与中继焊 盘3c (中继接合焊盘)电连接。如图18和图19中所示，在该多个电源接合焊盘3b2中的任意电 源接合焊盘3b2通过接合线8b2与电源引线5b2电连接，并且包括任 意电源接合焊盘3b2的多个电源接合焊盘3b2通过接合线8d与中继 焊盘3c电连接。由于这种结构，除了电源接合焊盘3b2之外，电源 引线5b2的数目可以被减小对应于通过接合线8d与中继焊盘3c电连 接的电源接合焊盘3b2的数目相对应的量，因此可以实现半导体器件 的小型化。根据该实施例2，例如，当提供24个电源接合焊盘3b2时， 一个电源引线5b2通过接合线8b2与该电源接合焊盘3b2电连接， 因此可以减小23个电源引线5b2。如图16(a)中所示，该接合线8a通过钉头接合(球接合)方法连 接，其在半导体芯片2的信号接合焊盘3a执行第一连接，并且在信 号引线5a执行第二连接。如图18中所示，该接合线8b2通过钉头接合方法连接，其在电 源引线5b2执行第一连接，并且在半导体芯片2的电源接合焊盘3b2 处执行第二连接。如图16(b)中所示，该接合线8d通过钉头接合方法连接，其在电 源接合焊盘3b2执行第一连接，并且在中继焊盘3c执行第二连接。 按照这种方式，通过在电源接合焊盘3b2执行第一连接以及在中继焊 盘3c执行第二连接的钉头接合方法，执行电源接合焊盘3b2和中继 焊盘3c之间的线连接，可以减小在中继焊盘3c上的接合线8d的高 度，因此可以加宽在把接合线8d连接到中继焊盘3c时的毛细管与已 经连接的接合线3d之间的距离。结果，与通过在中继焊盘3c执行笫 一连接以及在电源接合焊盘3b2执行第二连接的钉头接合方法连接中 继焊盘3c和电源接合焊盘3b2的情况相比，可以减小中继焊盘3c的 面积。相应地，可以容易地设置中继焊盘3c,而不增加半导体芯片2 的尺寸，并且不受到设计上的限制。另外，多个接合线8d可以用小 面积以集中的方式连接到中继焊盘3c。该中继焊盘3c被设置在不形成构成电路的晶体管模子的一个信 道形成区域13中。由于这种结构，可以抑制由于在把接合线8d连接 到中继焊盘3c时该半导体器件受到的冲击所造成的缺陷。 (实施例3)该实施例3针对于一个例子，其中通过组合上述实施例l和2而 减小引线的数目。图23(a)和图23(b)为示出根据本发明的实施例3的半导体器件的 内部结构的示意图，其中图23(a)为示意平面视图，以及图23(b)为示 意截面^f见图。如图23中所示，使用上述实施例1在被施加操作电势(电源电 势)Vcc的接合焊盘之间建立线连接，以及使用上述实施例2在被施加 操作电势(电源电势)Vss的接合焊盘之间建立线连接。按照这种方 式，由于上述实施例l和2的组合，可以减小两个系统的电源引线的 数目，因此可以实现半导体器件的进一步小型化。 (实施例4)实施例4针对于这样一个例子，其中通过结合上迷实施例1和总 线条引线而减少引线的数目。图24(a)和图24(b)为示出根据本发明的实施例4的半导体器件的 内部结构的示意图，其中图24(a)为示意平面视图，以及图24(b)为示 意截面视图。该实施例4的半导体器件被配置为包括总线条引线17。该总线 条引线17被设置在半导体芯片2侧和多个引线5的一端部分之间， 同时沿着半导体芯片2侧排列。在该实施例4中，该总线条引线17 被沿着半导体芯片2的四侧设置，并与四个悬置引线7整体连接。另 外，该总线条引线17被设置为与半导体芯片2外部的一个区域中的 四个悬置引线7线连接。在半导体芯片2上，通过采用基本上与由上述实施例1所用的线 连接相同的线连接，把多个电源接合焊盘3b与被施加操作电势Vcc (例如，3.3V)的电源引线5b电连接。使用接合线8b2，把该总线条引线17与被提供比操作电势Vcc 更低的操作电势Vss (例如，0V)的电源引线5b2电连接。通过多个接合线8e，把被提供操作电势Vss的多个电源接合焊 盘3b2与总线条引线17电连接。按照这种方式，通过使用基本上与由上述实施例1所用的线连接 相同的线连接把多个电源接合焊盘3b与被提供操作电势Vcc的电源 引线5b2电连接，通过使用接合线6b2把总线条引线17与被提供比 操作电势Vcc更低的操作电势Vss的电源引线5b2电连接，以及通过 使用多个接合线8e把多个电源接合焊盘3b2与总线条引线17电连接，可以按照与上述实施例3相同的方式减小两个系统的电源引线的数 目，因此可以实现半导体器件的进一步小型化。在此，如图35(a)和图35(b)所示，另 一个总线条引线50可以进 一步形成在总线条引线17旁边。在这种情况中，另一个总线条引线 50与所选择引线5整体地形成，并且操作电势Vss被从外部提供到另 一个总线条引线50。 (实施例5)在实施例5中，对把本发明应用于QFN (四列扁平非引线封装) 类型的半导体器件的例子进行说明。图25(a)和图25(b)为示出根据本发明的实施例5的半导体器件的 内部结构的示意图，其中图25(a)为示意平面视图，以及图25(b)为示 意截面视图。实施例5的半导体器件被配置为使得多个引线5从密封体9的背 表面暴露出来。该半导体芯片2的多个电源接合焊盘3b采用基本上与上述实施 例1的线连接相同的线连接，其中该电源接合焊盘3b与被提供操作 电势Vcc(例如，3.3V)的电源引线5b电连接。半导体芯片2的多个电源接合焊盘3b2采用基本上与上述实施例 2的线连接相同的线连接，其中该电源接合焊盘3b2与被提供操作电 势Vss(例如，OV)的电源引线5b2电连接。按照这种方式，使用基本上与上述实施例1的线连接相同的线连 接，把多个电源接合焊盘3b与被提供操作电势Vcc的电源引线5b电 连接，并且使用基本上与上述实施例2的线连接相同的线连接，把多 个电源接合焊盘3b2与被提供比操作电势Vcc更低的操作电势Vss的 电源引线5b2电连接，因此还对于QFN类型的半导体器件，可以减 小电源引线的数目，并且可以4吏得半导体器件小型化。在此，对于使用被半蚀刻(half-etched)的例子的引线框架进行 说明，使得该突起具有该框架的厚度的50%的厚度。但是，即使对于 使用凸块提升结构或凸块暴露结构的QFN类型的半导体器件，可以按照相同的方式减小电源引线的数目，从而实现半导体器件的小型 化。(实施例6)在该实施例6中，对于把本发明应用于BGA (球栅阵列)类型 的半导体器件的例子进行说明。图26(a)和图26(b)为示出根据本发明的实施例7的半导体器件的 内部结构的示意图，其中图26(a)为示意平面视图，以及图26(b)为示 意截面视图。如图26所示，实施例6的半导体器件被构造为使得该半导体器 件主要包括一个半导体芯片2、多个接合线8、印刷电路板30、用作 为外部连接端的凸状电极(凸块电极)32。通过使用粘合材料，把该 半导体芯片2附着和固定到印刷电路板30的主表面上。多个凸状电 极32被以按照矩阵设置在与印刷电路板30的主表面相反的背表面 上。多个连接部分31被设置在半导体芯片2的外围。该多个连接部 分31由印刷电路板30的部分线路所构成，并且该多个连接部分31 被设置为与半导体芯片2的多个接合焊盘3相对应。该多个连接部分31通过印刷电路板30的线路分别与凸状电极 32电连接。该多个连接部分31包括多个信号连接部分、电源连接部 分31b和电源连接部分31b2。该半导体芯片2的多个信号接合焊盘3a通过接合线8与印刷电 路板30的多个信号连接部分电连接。该半导体芯片2的多个电源接合焊盘3b采用基本上与上述实施 例1的线连接相同的线连接，其中该电源接合焊盘3b与被提供操作 电势Vcc(例如，3,3V)的电源连接部分31b电连接。该半导体芯片2的多个电源接合焊盘3b2釆用基本上与上述实施 例2的线连接相同的线连接，其中该电源接合焊盘3b2与被提供操作 电势Vss (例如，OV)的电源连接部分31b2电连接。该半导体芯片2、多个接合线8等等被有选择地覆盖印刷电路板30的主表面的密封体9所密封。该密封体9使用单表面模制技术而形 成。按照这种方式，使用基本上与上述实施例1的线连接相同的线连 接，把多个电源接合焊盘3b与被提供操作电势Vcc的电源连接部分 31b线连接，并且使用基本上与上述实施例2的线连接相同的线连接， 把多个电源接合焊盘3b2与被提供比操作电势Vcc更低的操作电势 Vss的电源连接部分31b2电连接，因此可以减小电源连接部分(31b、 31b2)的数目，从而可以实现印刷电路板30的小型化，同时可以实 现半导体器件的小型化。另外，即使当把本发明应用于半导体器件，而不针对于减小半导 体器件的尺寸时，可以加宽构成外部端子的焊锡球32的间距。相应 地，可以减小用于安装该封装的印刷电路板(安装板)的间距，因此 便于把该封装安装在该印刷电路板上。另外，可以增加形成在印刷电 路板30上的布线的宽度，因此可以增强该封装的可靠性。另外，如图36(a)和36(b)中所示，多个连接部分31可以被设置 为锯齿状。在这种情况中，与在图26中所示的实施例相比，可以减 小多个相邻连接部分31的间距，因此可以减小印刷电路板30的平面 尺寸，从而可以相应地实现封装的小型化。另外，电源连接部分31b2 可以被设置为接近于该半导体芯片(内部)，并且要被连接的接合线 的长度被设置为较短。另外，如图37(a)和图37(b)中所示，总线条线路51 (操作电势 Vss，例如OV)和总线条线路52 (操作电势Vcc，例如3.3V)可以形 成在半导体芯片2的周围，并且为了与图35(a)和图35(b)所示的例子 相同的目的，该总线条线路51和52可以使用接合线与多个相应电源 接合焊盘以及多个相应的电源连接部分连接。另外，如图38(a)和图38(b)所示，该半导体器件可以采用这样的 结构，其中印刷电路板30和密封体9被形成为在平面视图中具有相 同的尺寸，并且多个凸状电极(凸块电极)32被省略。这种结构通过 使用MAP (多阵列封装)技术(也被称为集中模制技术)然后通过分割多布线基片而形成。另外，通过使用凸块电极形成部分(例如，在铜层上的镀金结构)的背景金属层32a，可以补偿多个凸状电极(凸 块电极)32的缺失。这种电极结构通常被称为LGA (平台栅格阵列) 结构。(实施例7)在该实施例7中，对具有提供测试接合焊盘的半导体芯片的半导 体器件进行说明。图27为示出根据本发明的实施例7的半导体器件的内部结构的 平面视图；图28为以放大的方式示出图27的一部分的示意平面视图；图29为在图27中所示的半导体芯片的平面布局视图；图30为在本发明的实施例7的半导体器件的制造中所用的半导体晶片的平面视图；图31为用于说明在实施例7中的半导体器件的制造的特征检查步骤的示意图。如图29中所示， 一个半导体芯片2的内部电路包括用于对电路 块12的功能进行电测试的测试电路12a。另外，形成在半导体芯片2 上的多个接合焊盘3包括通过半导体芯片2的布线与测试电路12a进 行电连接的测试接合焊盘3d。如图27和图28中所示，使用与在上述实施例2中所用的线连接 基本上类似的线连接，把包括测试接合焊盘3d的多个接合焊盘3与 被提供操作电势Vss(例如，0V)的电源引线5b2电连接。也就是说， 该操作电势Vss被从电源引线5b2通过接合线8b2、电源接合焊盘3b2、 接合线8d 、中继焊盘3c和接合线8d提供到测试接合焊盘3d 。在半导体器件的制造工艺中，在分割步骤，通过把在图30中所示的半导体晶片40分为各个部分而形成半导体芯片2。该半导体晶片 40被配置为具有由刻线41所确定的多个芯片形成区域42。通过切割 该刻线41,从而把半导体晶片40分为多个独立的芯片形成区域42, 形成分别由芯片形成区域42所构成的半导体芯片2。当半导体芯片2处于半导体晶片40的状态时，执行用于对半导 体芯片2的电路块12的功能进行电测试的测试。如图31中所示，该 测试按照这样的方式来执行，使得与 一 个测试设备电连接的探针卡的 探针45与测试接合焊盘3d相接触。在图29中所示的测试电路12a 被用于检查步骤中，该步骤在把半导体晶片40分为独立部分之后执 行，并且特别地，在把半导体芯片2组合到该半导体器件之后不使用 该检查步骤。也就是说，当半导体芯片2处于半导体晶片40的状态 时，该测试电路12a工作，并且当半导体芯片2处于半导体芯片2的 状态时，该测试电路12a不工作。在把半导体芯片2组合到半导体器件之后的实际操作中，该测试 电路12a不可工作。但是，当测试电路12a在电势上处于浮置状态时， 这可能是造成该内部电路执行错误操作的缺点的原因。相应地，测试 电路12a的电势通常被固定。通过使用与在上述实施例2中所用的线连接基本上相类似的线 连接，把包括测试接合焊盘3d的多个接合焊盘3与被提供操作电势 Vss (例如，0V)的电源引线5b2电连接。相应地，即使当省略通常 用于测试接合焊盘的电源引线5b时，在实际使用中可以固定该测试 电路的电势，因此即使当通过减小电源引线5b的数目而使得半导体 器件小型化时，也可以提供稳定工作的高度可靠的半导体器件。 (实施例8)图32为示出根据本发明一个实施例8的半导体器件的内部结构 的示意平面视图。如图32中所示，该半导体芯片2的内部电路包括时钟电路17。 另外，形成在半导体芯片2上的多个接合焊盘包括通过半导体芯片2 的内部布线与时钟电路17的输入端电连接的时钟信号焊盘(时钟信 号接合焊盘)3e。另外，构成时钟电路17的输出端的接合焊盘18被 设置在半导体芯片2的主表面上。该时钟信号焊盘3e通过接合线8f与被提供来自外部的参考信号 的信号引线5c电连接。各个电路块12被提供有时钟输入端19，并且这些时钟输入端19通过接合线8e与接合焊盘18电连接(时钟电路 17的输出端)。也就是说，来自外部的参考时钟信号被通过信号引线 5c、接合线8f和时钟信号焊盘3e输入到时钟电路17的输入端，并且 来自时钟电路17的输出端的时钟信号被通过接合线18e输入到各个 电路块12。按照这种方式，通过使用多个接合线8e分别把构成时钟电路17 的输出端的接合焊盘18与多个电路块的时钟输入端19相连接，与在的情况相比，可以降低连接电阻，因此可以增加时序设计的容限。另 外，可以对于时钟信号的提供路径增强布局设计的自由度，因此可以 减小芯片面积。(实施例9 )图42为示出根据本发明的实施例9的半导体器件的内部结构的 示意平面视图。尽管该半导体器件基本上具有与结合图32所述的半 导体器件的结构相同的结构，该实施例的结构特征在于可以根据客户标准改变RAMI至RAM4的容量的开关电路SMC1、 SMC2被安装 在该芯片的主表面上，在该实施例中，对在线结合状态中改变RAM1 至RAM4的容量的情况进行说明。该开关电路SMC1、 SMC2是被称为软模块的电路块，例如系统 控制电路、总线控制电路等等。例如，如图43中所示，该开关电路 SMC1响应输入信号Inl把输出信号提供到切换接合焊盘SPD2，或 者响应输出信号In2把输出信号提供到切换接合焊盘SPD3。另一方面，响应通过接合线SWB把提供到切换接合焊盘SPD2 和切换接合焊盘SPD3之一的输出信号输入到切换接合焊盘SPD1， 该开关电路SMC2把给定输出信号Outl (CS1， CS2)提供到RAMI 至RAM4。该例子示出使用接合线SWB把切换接合焊盘SPD3和SPD1相 互连接的情况，响应上述输出信号Outl( CS1， CS2 )，选择所有RAMI 至RAM4的电路块12，并且例如可以获得4K位的容量。另外，当使用接合线SWB把切换接合焊盘SPD3和SPD1相互连接时，仅仅 RAMI和RAM2被选择，因此例如可以获得2K位的容量。作为上述接合线SWB，可以应用结合上述实施例所述的接合线 8。另外，通过基本上与形成结合图22所述的焊盘3c的步骤相同的 步骤，可以形成切换接合焊盘SPD1至SPD3。按照这种方式，在线 结合阶段可以改变客户的标准，因此例如与在形成IC芯片的多层布 线的步骤中(例如，铝线的母板切割步骤)确定客户的标准的技术相 比，可以增强产品开发的TAT (周转期)，同时，不需要特殊的步骤 来实现该实施例。另外，尽管在该实施例中仅仅参照RAM容量的切换进行说明， 但是该实施例可以应用于其他芯片功能的切换(例如，ROM容量、 存在或不存在ROM、 1/0緩冲器的增益)。尽管由本发明的发明人所做出的发明已经结合上述实施例具体 描述，不必说本发明不限于上述实施例，并且可以作出各种变型而不 脱离本发明的主旨。例如，尽管通过在图14中的电源线15把电源提供到电路块12， 但是该电源线15的部分可以由接合线8e所代替，并且操作电势可以 被通过上述替换的接合线施加到各个内部电路(模块)。在这种情况 中，可以使用基本上与在图22中所示的焊盘3c的结构相同的结构形 成专用于各个内部电路的电源输入端，并且该替换接合线8e的一侧 上的端子可以连接到该专用电源输入端。由于这种结构，形成在该半 导体芯片内部的电源线15的部分变得不必要，因此有助于缩小半导 体芯片。另外，布线电阻被降低，因此可以用稳定的方式提供电势。另外，当上述专用电源输入端等等被形成在该半导体芯片上并且 通过接合线8e相互连接时，如图39(a)和图39(b)中所示，通过在形成 密封体9时从树脂注入门G注入的树脂的流入方向设置专用的电源输 入端，则可以使得把这些端子相互连接的接合线8e的流失变得困难。 相应地，可以避免线路之间的连接和线路之间的断开，从而可以提供 电方面高度可靠的封装。另外，如图40(a)和图40(b)中所示，可以在该半导体芯片的四个 角提供多个连接在该电源接合焊盘之间的接合线8c。另外，如图41(a)和图41(b)中所示，该第二半导体芯片40可以 进一步叠加在该半导体芯片2的主表面上，并且每个实施例的构成可 以被应用于该叠加的第二半导体芯片40上。在这种情况中，尽管没有在图中示出，形成在该第二半导体芯片 40上的信号焊盘被通过接合线连接到置于该第二半导体芯片40下方 的第一半导体芯片2上形成的信号焊盘3a，或者直接使用接合线连接 到信号引线5a。另外，尽管未在图中示出，本发明可以应用于把多个半导体芯片 在平面上安装在一个印刷电路板上的MCP(多芯片封装)，并且把 该半导体芯片容纳在一个封装中。简要概括由在该说明书中公开的发明中的代表性发明所获得的 有利效果如下。根据本发明，可以使得半导体器件小型化。
权利要求
1.一种半导体器件，其特征在于，包括半导体芯片，具有主面；内部电路，形成在所述半导体芯片的主面上，该内部电路包括多个存储器、能够改变该多个存储器的容量的第1开关电路和向该多个存储器提供给定输出信号的第2开关电路；接口电路，形成在所述半导体芯片的主面上，该接口电路包括被配置在所述内部电路周围的多个I/O单元；多个接合焊盘，形成在所述半导体芯片的主面上，该多个接合焊盘配置在所述多个I/O单元与所述半导体芯片的边缘之间，并且包括第1电源用接合焊盘、第2电源用接合焊盘和多个信号用接合焊盘；多个第1切换接合焊盘，形成在所述第1开关电路上，该多个第1切换接合焊盘响应所述第1开关电路的输入信号而被提供输出信号；第2切换接合焊盘，形成在所述第2开关电路上，该第2切换接合焊盘输入从所述第1开关电路提供的输出信号；电源配线，形成在半导体芯片的主面上，该电源配线与所述第1和第2电源用接合焊盘共同连接，并且向所述多个I/O单元提供操作电位；多条引线，配置在所述半导体芯片的周围，该多条引线包括电源用引线和多条信号用引线；多条接合线，包括电气地连接所述第1电源用接合焊盘与所述电源用引线的第1接合线；电气地连接所述第1电源用接合焊盘与所述第2电源用接合焊盘的第2接合线；分别电气地连接所述多个信号用接合焊盘与所述多条信号用引线的第3接合线；和电气地连接所述多个第1切换接合焊盘的一部分与所述第2切换接合焊盘的切换接合线；以及密封体，密封所述半导体芯片、所述多条接合线以及所述多条引线的一部分。
2. 根据权利要求l所述的半导体器件，其特征在于， 所述多个接合焊盘配置在所述接口电路上。
3. —种半导体器件，其特征在于，包括 半导体芯片，具有主面；内部电路，形成在所述半导体芯片的主面上，该内部电路包括第 l开关电路和第2开关电路；接口电路，形成在所述半导体芯片的主面上，该接口电路包括被 配置在所述内部电路周围的多个I/O单元；多个接合焊盘，形成在所述半导体芯片的主面上，该多个接合焊 盘配置在所述多个I/O单元与所述半导体芯片的边缘之间；第1切换接合焊盘，形成在所述第1开关电路上；第2切换接合焊盘，形成在所述第2开关电路上；多条引线，配置在所述半导体芯片的周围；多条接合线，分别电气地连接所述多个接合焊盘与所述多条引线；切换接合线，电气地连接所述第1切换接合焊盘与所述第2切换 接合焊盘；以及密封体，密封所述半导体芯片、所述多条接合线、所述切换接合 线以及所述多条引线的一部分。
4. 根据权利要求3所述的半导体器件，其特征在于， 所述多个接合焊盘配置在所述接口电路上。
5. 根据权利要求3所述的半导体器件，其特征在于， 所述第1开关电路能够改变存储器的容量。
6. 根据权利要求3所述的半导体器件，其特征在于， 所述第2开关电路向存储器提供给定输出信号。
7. 根据权利要求3所述的半导体器件，其特征在于，所述多条引线跨越所述密封体的内外延伸，并且从所述密封体的 侧面突出。
8. 根据权利要求3所述的半导体器件，其特征在于，所述密封体具有位于所述半导体芯片的主面所在一侧的主面和 位于与所述密封体的主面相反一侧的背面，所述多条引线从所述密封体的背面露出。
全文摘要
本发明提供一种半导体器件，其包括半导体芯片；形成在该半导体芯片的主表面上并且包括第一电源接合焊盘、第二电源接合焊盘和多个信号接合焊盘的多个接合焊盘；设置为围绕该半导体芯片并且包括第一电源引线和多个信号引线的多个引线；包括用于把第一电源接合焊盘与第一电源引线相连接的第一接合线、用于把第一接合焊盘与第二接合焊盘相连接的第二接合线、以及用于把多个信号接合焊盘与多个信号引线相连接的第三接合线的多个接合线；以及密封该半导体芯片、多个接合线和该多个引线中的一些引线的密封体。
文档编号H01L21/60GK101221938SQ200810004030
公开日2008年7月16日 申请日期2004年6月4日 优先权日2003年6月6日
发明者岛贯好彦, 莲沼久志 申请人:株式会社瑞萨科技