具有台面结构及包含台面台阶的缓冲层的功率半导体器件的制作方法

专利名称：具有台面结构及包含台面台阶的缓冲层的功率半导体器件的制作方法
技术领域：
本发明涉及微电子器件，并且更特别地涉及功率半导体器件。
背景技术：
高压碳化硅(SiC)器件能够处理高于大约600V或更大的电压。取决于它们的有 效面积，这样的器件可以处理差不多大约100安培或更大的电流。高压SiC器件具有许多 重要的应用，特别是在功率调节、分布及控制的领域中。已经使用碳化硅来制作高压半导体 器件，例如肖特基二极管、M0SFET、GT0、IGBT、BJT等。常规的SiC功率器件，例如SiC肖特基二极管结构，具有n型SiC衬底，在该n型 SiC衬底上形成了起着漂移区的作用的n-外延层。该器件典型地包括直接在n-层上形成 的肖特基接触。在肖特基接触的周围是典型地通过离子注入来形成的P型JTE(结终端扩 展)区。注入物可以是铝、硼、或任何其它适合的P型掺杂剂。JTE区的目的是要降低在结 的边缘处的电场聚集，并且减小或防止耗尽区与器件表面间的相互作用。表面效应可以引 起耗尽区散布不均勻，这可能不利地影响到器件的击穿电压。其它终端技术包括可能受到 表面效应更强烈影响的保护环和浮置场环。沟道终止区还可以通过注n型掺杂剂(例如氮 或磷)来形成，以便减小耗尽区向器件边缘扩展。除了结终端扩展(JTE)之外，多浮置保护环(MFGR)及场板(FP)也是在高压碳化 硅器件中常用的终端方案。另一种常规的边缘终端技术是台面边缘终端。但是，台面终端 的存在可能在台面角落(mesa corner)引起高电场，即使存在结终端扩展或保护环。台面 的过蚀会加剧在台面角落的电场聚集的问题。对于给定的漂移层厚度和掺杂，在台面角落 的高电场可能导致比其它情况所预期的击穿电压更低的击穿电压。图1示出了常规的台面终端的PIN 二极管。如图1所示，PIN 二极管10包括在p+ 层16与n+衬底14之间的n-漂移层12。图1示出了 PIN结构的一半；该结构可以包括镜 像部分(没有示出)。阳极接触23处于p+层16上，而阴极接触25处于n+衬底14上。p+ 层16被形成为在n-漂移层12上的台面。在与p+台面16邻接的n-漂移层12中提供了包 括多个JTE区20A、20B、20C的结终端扩展(JTE)区20。JTE区20A、20B、20C是p型区域， 该P型区域可以具有随着与在P+台面16与n-漂移层12之间的PN结的距离向外减小的
4电荷电平。虽然示出了 3个JTE区20A、20B、20C，但是可以提供更多或更少的JTE区。如图1所示，与P+台面16邻接的n-漂移层12可以(由于例如蚀刻过程控制的 困难)被轻度过蚀，使得在P+台面16之下的n-漂移层12的侧壁12A可以露出。高达大 约3000人的过蚀可能在某些情况下发生。要保护露出的侧壁12A，可以执行侧壁注入，在该 注入中P型杂质被注入侧壁12A内以形成侧壁注入区22。在常规的台面终端结构中，例如在图1中所示出的PIN二极管结构10，电场聚集可 能发生于台面角落29或其附近，导致在角落29处的高电场强度。这些高电场强度能够降 低器件的击穿电压。例如，基于漂移层的厚度和掺杂以及JTE设计的理论击穿电压为12kV 的常规的台面终端的PIN 二极管结构可能具有仅为8kV的有效击穿电压。除了电场聚集以外，在SiC功率双极结晶体管(BJT)的发展中的另一个挑战是电 流增益退化现象，也就是，在器件中电流增益随时间的减小。电流增益退化典型地会有助于 材料缺陷(例如基面位错(BPD))，并且有助于表面复合，尤其是沿着器件发射极侧壁及对 着器件基极的表面。已经观察到了在无BPD的晶片上制作的SiCBJT上的电流增益退化的 轻微降低。另外，SiC BJT的发射极指(emitter finger)典型地通过反应离子蚀刻(RIE) 来形成。非均勻的RIE蚀刻率能够部分地或完全地蚀刻掉在晶片外围附近的基极材料，这 会引起产出率的大量减少。

发明内容
根据某些实施方案的双极结晶体管包括具有第一导电类型的集电极，具有第一 导电类型的在集电极上的漂移层，在漂移层上的且具有与第一导电类型相反的第二导电类 型的的基极层，在基极层上的具有第一导电类型的并形成具有较重掺杂的基极层的P_n结 的轻度掺杂的缓冲层，以及在缓冲层上的具有第一导电类型的且具有侧壁的发射极台面。 缓冲层包括邻接于发射极台面的侧壁且与其横向间隔开的台面台阶，以及在发射极台面之 下的缓冲层的第一厚度大于在台面台阶之外的缓冲层的第二厚度。双极结晶体管还可以包括在发射极台面上的本地发射极接触区。本地发射极接触 区具有第一导电类型并且具有大于发射极台面的掺杂浓度的掺杂浓度。本地发射极接触区 与发射极台面的侧壁横向隔离开。发射极欧姆接触(ohmic contact)处于本地发射极接触 区上。本地发射极接触区可以与发射极台面的侧壁隔开大约2 ym或更大的距离。双极结晶体管还可以包括在发射极台面的侧壁上的并延伸至与本地发射极接触 区及缓冲层接触的传导层。发射极欧姆接触可以形成与传导层的欧姆接触。双极结晶体管还可以包括延伸至基极层内的并具有第二导电类型的以及具有大 于基极层的掺杂浓度的掺杂浓度的基极接触区。基极欧姆接触处于基极接触区上。台面台阶可以具有大约0. 3 y m或更小的高度。而且，台面台阶可以与发射极台面 的侧壁隔离开大约2 u m或更大的距离。缓冲层可以具有小于基极层的掺杂浓度的掺杂浓度。在某些实施方案中，缓冲层 可以具有所选择的掺杂浓度使得具有第二厚度的一部分缓冲层由在缓冲层与基极层之间 的P_n结的内建电势完全耗尽。集电极、漂移层、基极层、缓冲层及发射极台面包含碳化硅。
根据某些实施方案的功率半导体器件包括具有第一导电类型的第一层，在第一层 上的第二层，具有与第一导电类型相反的第二导电类型的且具有高于第一层的第一掺杂浓 度的第二掺杂浓度的第二层。具有第一导电类型的第三层处于第二层上并且与第二层形成 p-n结。第三层具有低于第二层的第二掺杂浓度的第三掺杂浓度。具有第一导电类型的台 面是第三层并且具有侧壁。缓冲层可以包括邻接于台面侧壁的台面台阶并且与其横向隔离 开。在台面之下的第三层的第一厚度大于在台面台阶之外的第三层的第二厚度。功率半导体器件还可以包括在台面上的接触区，该接触区具有第一导电类型并且 具有大于台面的第五掺杂浓度的第四掺杂浓度并且与台面侧壁横向隔离开。欧姆接触处于 接触区上。功率半导体器件还可以包括在台面侧壁上的传导层并且延伸至与接触区及缓冲 层接触，而欧姆接触可以形成与传导层的欧姆接触。形成根据某些实施方案的电子器件的方法包括提供具有第一导电类型的漂移层， 提供在漂移层上的半导体层，该半导体层具有与第一导电类型相反的第二导电类型，提供 在半导体层上的具有第一导电类型的缓冲层，以及选择性地蚀刻缓冲层以形成限定具有第 一厚度的第一部分缓冲层以及具有小于第一厚度的第二厚度的第二部分缓冲层的台面台 阶。方法还包括提供在第一部分缓冲层上的台面，该台面具有第一导电类型并具有台面侧 壁并且部分地露出第一部分缓冲层并与缓冲层的台面台阶横向隔开。


为了进一步理解本发明而引入的并且被合并构成本申请的一部分的附图示出了 本发明的某一(或某些)实施方案。在附图中图1是常规的台面终端的PIN 二极管结构的截面图。图2和3是根据本发明的某些实施方案的二极管结晶体管结构的截面图。图4A和4B是比较常规的双极结晶体管结构与根据本发明的实施方案的双极结晶 体管结构的退化行为的图表。图5和6是根据本发明的另外实施方案的器件结构的截面图。图7A到7D是示出根据某些实施方案的半导体器件的形成的截面图。
具体实施例方式本发明的实施方案现在将参考附图在下面更全面地描述，在附图中示出了本发明 的实施方案。但是，本发明可以用许多不同的形式来实施而不应该被看作仅限于在此所阐 述的实施方案。更确切地，提供这些实施方案使得本公开内容将是彻底的且完全的，并且将 本发明的范围充分地传达给本领域技术人员。全文中相似的数字指示相似的元件。应当理解，虽然在此可以使用词语第一、第二等来描述各种元素，但是这些元素不 应该由这些词语所限定。这些术语仅被用来将一个元素与另外的元素区分开。例如，在没 有脱离本发明的范围的情况下，第一元素可以被称为第二元素，并且相似地，第二元素能够 被称为第一元素。如在此所使用的，词语“和/或”包括一个或多个关联的列出项的任一或 所有组合。在此所使用的术语学是仅为了描述特殊的实施方案的目的而并不是要限定本发明。如在此所使用的，单数形式的“一”、“一个”及“该”(“a”、“an”and “the”)意指还包 括复数形式，除非上下文另外明确说明。还应当理解，词语“包含” “含有”、“包括”和/或 “具有”在这里使用时指定存在所述的特征、整体(integer)、步骤、操作、元素、和/或组件， 但是并不排除存在或另加一个或多个其它特征、整体、步骤、操作、元素、组件、和/或它们 的分组。除非另有规定，在此使用的所有词语(包括技术及科学术语)具有与本发明所属 的领域的技术人员通常所理解的意思相同的意思。还应当理解，在此使用的词语应该理解 为具有与它们在本说明书及相关领域的背景下的意思一致的意思而不应该理解为理想化 的或过分形式化的意义，除非在此明确这样规定。应当理解，当提到元素(例如层、区域或衬底)处于另一元素“上”或延伸至另一元 素“之上”时，它能够是直接处于该另一元素上或直接延伸至该另一元素之上或者也可以存 在介入元素。相反地，当提到元素“直接”处于另一元素“上”或者“直接”延伸至另一元素 “之上”时，则不存在介入元素。还应当理解，当提到元素与另一元素“连接”或“耦连”时， 它能够与该另一元素直接地连接或耦连或者可以存在介入元素。相反地，当提到元素与另 一元素“直接连接”或“直接耦连”，则不存在介入元素。相关性词语例如“以下”、“以上”、“上部”、“下部”、“水平的”、“横向的”、“垂直的”、
“之方”、“之方”、“上面”等在此可以用来描述一个元素、层或区域与另一元素、层或区域的 关系，如附图所示。应当理解，这些词语意指除了附图所示的取向以外还包含器件的不同取 向。本发明的实施方案在此参考为本发明理想的实施方案(及中间结构)的示意性示 图的截面示图来描述。附图中的层及区的厚度可以为了清晰而夸张。另外，应当预期到由 于例如制造技术和/或公差而产生的与示图的形状的差异。因而，不应当认为本发明的实 施方案限定于在此所示出的特别形状的区域而应当包括由例如制造所引起的形状偏差。例 如，示出为矩形的注入区将典型地具有圆形的或弯曲的特征和/或在其边缘的注入浓度梯 度而不是从注入区到非注入区的分立变化。同样地，由注入所形成的隐埋区可以导致在隐 埋区与进行注入所穿过的表面之间的区域内的某些注入。因而，图中所示的区域实际上是 示意性的并且它们的形状并不是要示出实际器件的区域的形状也并不是要限定本发明的 范围。本发明的某些实施方案参考其特征在于具有如n型或p型那样的导电类型的半导 体层和/或半导体区来描述，其中所述导电类型指的是在层和/或区内的多数载流子浓度。 因而，n型材料具有带负电的电子的多数平衡浓度，而P型材料则具有带正电的空穴的多数 平衡浓度。某些材料可以用“ + ”或“_” (例如n+、n-、p+、p_、n++、n-、p++、p-等)来指 定，以指示与另一层或区相比相对较大的(“ + ”)或较小的(“_”)多数载流子浓度。但是， 该符号并不隐含存在着在层或区内的多数或少数载流子的特定浓度。如上所述，碳化硅(SiC)双极结晶体管(BJT)被认为是用于高功率、高温度、和/ 或高频率的应用的适用器件。但是，这样的器件会遭受其中器件的电流-电压特性随时间 和/或随操作应力而恶化的电流增益退化。常规的技术通过合并由外延再生在器件表面上 沉积的边缘层来解决SiC BJT器件中的电流退化。但是，在形成边缘之后由RIE和/或电 感耦合等离子体(ICP)的干法蚀刻过程所引起的晶体破坏没有被去除，结果是表面复合速
7率可能得不到显著的提高。在BJT器件的导通状态期间，集电极电流聚集使在发射极侧壁 上的载流子复合加剧，这可以增强俄歇复合(Auger recombination)和/或界面阱的产生。本发明的实施方案可以减小和/或消除沿着发射极侧壁的和/或在基极顶表面上 的表面复合，从而潜在地减小和/或消除电流增益退化。根据本发明的某些实施方案的器件结构可以包括可以通过改变穿过器件的电流 传导路径来单独地或共同地降低界面阱的发生的一个或多个特征。在某些实施方案中，改 变穿过器件的电流传导路径可以减少和/或减轻可能由干法蚀刻的使用而引起的问题。本发明的NPN BJT结构的实施方案在下文描述。但是，本发明可以用许多其它功 率双极器件(例如IGBT、GT0等)来实施。根据某些实施方案的BJT 100的简化截面图在图2中示出。BJT结构100包括具 有第一导电类型(即n型或p型)的集电极122，在集电极122上的且具有第一导电类型的 轻度掺杂的漂移层120，以及在漂移层120上的且具有与第一导电类型相反的第二导电类 型(例如P型或n型)的基极层118。基极层118掺杂比漂移层更重，并且可以具有例如大 约3X 1017cm_3到大约5X 1018cm_3的掺杂浓度。在结构100中的半导体层可以形成为碳化硅的外延区和/或注入区。但是，应当 理解，根据某些实施方案的结构能够使用其它材料/方法来形成。例如，漂移层120可以由具有大约2 X 1014cnT3到大约1 X 1017^3的掺杂浓度的2H、 4H、6H、3C和/或15R多型的碳化硅来形成。可以选择漂移层120的厚度及掺杂来提供所期 望的阻断电压和/或导通电阻。例如，对于阻断电压为10kV的器件，漂移层120可以具有 大约100 u m的厚度以及大约2X 1014cm_3的掺杂。集电极122可以是生长衬底，并且在某些实施方案中可以包括2H、4H、6H、3C和/ 或15R多型的轴上或离轴碳化硅的体单晶(bulk single crystal) 0集电极122可以具有 大约IX 1018cm_3到大约5X 102°cm_3的掺杂浓度。在某些实施方案中，漂移层120可以包括 体单晶的4H-或6H-SiC衬底，而集电极122可以包括在漂移层120上的注入区或外延区。具有第一导电类型的轻度掺杂的缓冲层116形成于基极层118上，而具有第一导 电类型的发射极台面114形成于缓冲层116上。因为缓冲层116与基极层118具有相反的 导电类型，所以冶金P_n结J1在缓冲层116与基极层118之间的界面形成。缓冲层116可 以具有小于基极层的掺杂浓度，使得P_n结J1的耗尽区可以足够远地延伸至缓冲层116之 中以耗尽缓冲层116的显著部分。缓冲层116包括与发射极台面114邻接的台面台阶128。在缓冲层116内的台面 台阶128可以通过在台面角落提供台阶来减小在发射极/基极角落的电流聚集。而且，台 面台阶128可以提供可能引起基极电流从缓冲层116的表面退离开的增加电阻。台面台阶128可以通过对在基极层118的顶部上的轻度掺杂的缓冲层116进行选 择性蚀刻来形成。例如，缓冲层116可以形成为在基极层118上的具有大约0. 3 y m到大约 0. 5iim的厚度的外延层。缓冲层116可以具有大约lX1016cm_3到大约5X1017cm_3的掺杂 浓度，尤其是大约lX1017cnT3。可以掩蔽并各向异性地蚀刻缓冲层116以将一部分缓冲层 116的厚度减小至大约0.3 iim的厚度。台面台阶128的高度可以为大约0. 4 y m或更小， 并且在某些实施方案中可以为大约0. 3 y m或更小。台面台阶128可以位于与发射极台面 114的侧壁114A大约2 y m或更大的距离(dl)的位置。
具有第二导电类型的重度掺杂的基极接触区126 (例如，大于大约lX1019cm_3)可 以通过例如外延再生来形成，并且在基极接触区126上可以形成基极欧姆接触127。基极接 触区126可以延伸穿过和/或邻接于缓冲层116至基极层118内。集电极欧姆接触125形 成于集电极122上。与n型及p型的碳化硅的欧姆接触的形成是本领域所熟知的。缓冲层116的受蚀而形成台阶128的部分可以被蚀刻至将由在基极层118与缓冲 层116之间的冶金结J1的内建电势完全耗尽的厚度。也就是，可以联系于厚度来选择缓冲 层116的掺杂以使缓冲层116的蚀刻部分由结J1的内建电势完全地耗尽(尽管在某些实 施方案中可能只是部分地耗尽缓冲层116的一部分)。因为缓冲层116的一部分由结J1的内建电势所耗尽，所以缓冲层116能够充当蚀 刻台面台阶128的蚀刻终止层。也就是，蚀刻的深度控制可以在蚀刻期间通过探测蚀刻表 面并将电压施加于蚀刻表面来执行。响应于所施加的电压而通过探针的电流水平随着正被 蚀刻的层的载流子浓度变化而变化。在某些实施方案中，缓冲层116的较厚部分可以由基极/缓冲结J1的内建电势只 是部分地耗尽，同时仍然减小在发射极/基极角落的电流聚集。在某些实施方案中，可选的本地发射极接触区112可以形成于发射极台面114上。 发射极接触123可以形成于本地发射极接触区112上。本地发射极接触区112可以具有小 于发射极台面114的宽度的宽度。因而，本地发射极接触区112的面对台面台阶128的边 缘与发射极台面114的边缘横向隔离开。在某些实施方案中，本地发射极接触区112的边 缘可以位于距发射极台面114的侧壁114A大于Mm的距离(d2)以提供与发射极台面114 的侧壁114A横向隔离开的电流传导路径。本地发射极接触区112可以被重度掺杂(例如，大于大约lX1019cm_3)以便获得与 之良好的欧姆接触，而发射极台面114的掺杂可以小于大约2X1018cnT3。由于发射极台面114的横向电阻，导通状态下的集电极电流可以从发射极台面 114的侧壁114A传导离开，从而潜在地降低沿着发射极台面114的侧壁114A的界面阱的发生。本发明另外的实施方案在图3中示出。如图3所示，第二导电类型的材料的可选 的传导层224可以形成于发射极台面114的上部及侧表面。传导层224可以重度掺杂。在 其一端，传导层224形成与发射极接触123的欧姆接触。在另一端，传导层224终止于发射 极台面114与台面台阶128之间的缓冲层116上。传导层224可以充当从基极层118注入 的载流子(例如，空穴，当基极118为p型时)的宿(sink)，从而减小该载流子与由发射极 114提供的导电类型相反的载流子(例如，电子)复合的可能性。传导层224能够通过例如与形成基极接触区126的类型相同的外延再生来形成。 可以选择性地蚀刻再生的外延层，同时在发射极台面114上留下一些再生的外延材料。图4A和4B比较在相同晶片上制作的具有常规结构的BJT与具有根据本发明的实 施方案的结构的BJT的电流退化行为。特别地，图4A示出了常规的SiC BJT结构在5分钟 的Ic = 2A及lb = 50mA的电流应力之前(曲线402)以及之后(曲线404)的电流-电压 特性。在图4A中观察到了显著的电流退化。图4B示出了根据某些实施方案的包括台面台阶、传导层及本地发射极的SiC BJT 结构的电流-电压特性(曲线406)。在这种结构中观察不到显著的退化，即使在20分钟的
9Ic = 3A及lb = 100mA的电流应力之后。图5和6示出了可以采用本发明的各种实施方案的其它类型的器件。在所有情况 下，器件包括含有台面台阶的缓冲层及漂移层。如图5和6的实施方案所示，器件的漂移层 可以是P型或n型，并且缓冲层及隐埋结可以具有相反的导电类型(即n型或p型)。图5示出了根据某些实施方案的n型栅极关断(GT0)晶闸管300。GT0 300包括在 P型层322上的n型漂移层320。p型层318形成于n型漂移层320上。包括台面台阶328 的n型缓冲层316形成于p型层318上。n型台面314形成于n型缓冲层316上，而n+接 触层312形成于n型台面314上。缓冲层316形成延伸经过台面314的侧壁至p型层318 之上的台面台阶328。p型传导层324处于台面314的侧壁上并接触缓冲层316。阴极接触 323形成与n+接触层312的以及与传导层324的欧姆接触。阳极接触325处于p型层322 上。虽然在图5中没有示出，栅极接触可以形成于p型层322上。图6示出了根据某些实施方案的UM0SFET(U形金属-氧化物半导体场效应晶体 管)结构400，该结构400包括在n+漏极层422上的n型漂移层420。p型主体层418形成 于n型漂移层420上。包括台面台阶428的n型缓冲层416形成于p型主体层418上。n 型源极台面414形成于n型缓冲层416上。缓冲层416形成延伸经过源极台面414的第一 侧壁在P型主体层418之上的台面台阶428。栅极氧化层432形成于与第一表面相对的源 极台面414的第二表面，并且栅电极430处于栅极氧化层432上。源极欧姆接触423处于 源极台面414上，并且漏极欧姆接触425处于n+漏极层422上。图7A到7D是示出根据某些实施方案的半导体器件的截面图。参考图7A，具有第 一导电类型的漂移层120形成为在具有第一导电类型的集电极层122上的外延半导体层。 例如，集电极层122可以是n+碳化硅衬底。具有与第一导电类型相反的第二导电类型的衬 底层118形成于漂移层120上。具有第一导电类型的轻度掺杂的缓冲层116形成于基极层 118上。缓冲层116具有比基极层118低的掺杂浓度并且与基极层118形成p-n结。参考图7B，掩膜170形成于缓冲层116上并且被选择性地图形化以露出部分缓冲 层116。然后使用例如反应离子蚀刻175来蚀刻缓冲层以形成台面台阶128，该台面台阶 128限定具有第一厚度的缓冲层的第一部分以及具有小于第一厚度的第二厚度的缓冲层的 第二部分。参考图7C，掩膜170被去除并且具有第一导电类型的发射极台面114形成于第一 部分缓冲层上。例如，发射极台面114能够通过掩蔽及外延再生来形成。在某些实施方案 中，发射极台面能够通过掩蔽并蚀刻外延层来形成。发射极台面114具有台面侧壁114A。 发射极台面114部分地露出了第一部分缓冲层并且台面侧壁114A与台面台阶128横向隔 离开。具有第一导电类型的本地发射极接触区112形成于台面114上。本地发射极接触区 112可以与台面侧面114A隔离开。参考图7D，传导层224可以形成于发射极台面114的侧壁114A上。传导层224可 以具有第二导电类型并且可以从缓冲层116延伸至本地发射极接触区112。可以设置重度 掺杂的基极接触区126与基极层118接触。导电层224及基极接触区126可以通过例如掩 蔽及外延再生来形成。欧姆接触123、125及127可以分别形成于本地发射极接触区112、集 电极层122及基极接触层127上。在附图及说明书中，已经公开了本发明典型的优选实施方案以及，尽管使用了具
10体的条件，但它们只是以一般性的及描述性的意义使用而并非为了限制的目的，本发明的 范围在权利要求书中阐述。
权利要求
一种双极结晶体管，包括具有第一导电类型的集电极；在所述集电极上的具有所述第一导电类型的漂移层；在所述漂移层上的且具有与所述第一导电类型相反的第二导电类型的基极层；在所述基极层上的具有所述第一导电类型的并且与所述基极层形成p-n结的缓冲层，其中所述缓冲层具有小于所述基极层的掺杂浓度的掺杂浓度；以及在所述缓冲层上的具有所述第一导电类型的且具有侧壁的发射极台面；其中所述缓冲层包括邻接于所述发射极台面的所述侧壁且与其横向隔开的的台面台阶，所述缓冲层的在所述发射极台面之下的第一厚度大于所述缓冲层的在所述台面台阶之外的第二厚度。
2.根据权利要求1的双极结晶体管，还包括在所述发射极台面上的本地发射极接触区，所述本地发射极接触区具有所述第一导电 类型并且具有大于所述发射极台面的掺杂浓度的掺杂浓度并且与所述发射极台面的所述 侧壁横向隔开；以及在所述本地发射极接触区上的发射极欧姆接触。
3.根据权利要求2的双极结晶体管，其中所述本地发射极接触区与所述发射极台面的 所述侧壁隔开大约2 μ m或更大的距离。
4.根据权利要求2的双极结晶体管，还包括在所述发射极台面的所述侧壁上的并延伸以与所述本地发射极接触区及所述缓冲层 两者接触的传导层，其中所述发射极欧姆接触形成与所述传导层的欧姆接触。
5.根据权利要求3的双极结晶体管，还包括延伸至所述基极层之内的基极接触区，所述基极接触区具有所述第二导电类型并且具 有大于所述基极层的掺杂浓度的掺杂浓度；以及 在所述基极接触区上的基极欧姆接触。
6.根据权利要求1的双极结晶体管，还包括延伸至所述基极层之内的基极接触区，所述基极接触区具有所述第二导电类型并且具 有大于所述基极层的掺杂浓度的掺杂浓度；以及 在所述基极接触区上的基极欧姆接触。
7.根据权利要求1的双极结晶体管，其中所述台面台阶具有大约0.3μπι或更小的高度。
8.根据权利要求1的双极结晶体管，其中所述台面台阶与所述发射极台面的所述侧壁 隔开大约2μπι或更大的距离。
9.根据权利要求1的双极结晶体管，其中所述缓冲层具有小于所述基极层的掺杂浓度 的掺杂浓度。
10.根据权利要求1的双极结晶体管，其中所述缓冲层具有的掺杂浓度被选择为使得 所述缓冲层的具有所述第二厚度的一部分被在所述缓冲层与所述基极层之间的所述p-n 结的内建电势完全耗尽。
11.根据权利要求1的双极结晶体管，其中所述集电极、所述漂移层、所述基极层、所述 缓冲层及所述发射极台面包括碳化硅。
12.—种功率半导体器件，包括具有第一导电类型的第一层；在所述第一层上的第二层，所述第二层具有与所述第一导电类型相反的第二导电类型 并且具有高于所述第一层的第一掺杂浓度的第二掺杂浓度；在所述第二层上的具有所述第一导电类型的并且与所述第二层形成p-n结的第三层， 所述第三层具有低于所述第二层的所述第二掺杂浓度的第三掺杂浓度；以及在所述第三层上的具有所述第一导电类型的且具有侧壁的台面；其中所述第三层包括邻接于所述台面的所述侧壁的且与其横向隔开的台面台阶，所述 第三层的在所述台面之下的第一厚度大于所述第三层的在所述台面台阶之外的第二厚度。
13.根据权利要求12的功率半导体器件，还包括在所述台面上的接触区，所述接触区具有所述第一导电类型并且具有大于所述台面的 第五掺杂浓度的第四掺杂浓度并且与所述台面的所述侧壁横向隔开；以及在所述接触区上的欧姆接触。
14.根据权利要求13的功率半导体器件，还包括在所述台面的所述侧壁上的并且延伸以与所述接触区及所述第三层两者接触的传导 层，其中所述欧姆接触形成与所述传导层的欧姆接触。
15.一种形成电子器件的方法，包括提供具有第一导电类型的漂移层；在所述漂移层上提供半导体层，所述半导体层具有与所述第一导电类型相反的第二导 电类型；在所述半导体层上提供具有所述第一导电类型的缓冲层；选择性地蚀刻所述缓冲层以形成台面台阶，该台面台阶限定所述缓冲层的具有第一厚 度的第一部分以及所述缓冲层的具有小于所述第一厚度的第二厚度的第二部分；以及在所述缓冲层的所述第一部分上提供台面，所述台面具有所述第一导电类型并且具有 台面侧壁，并且所述台面部分地露出所述缓冲层的所述第一部分并且所述台面与所述缓冲 层的所述台面台阶横向隔开。
全文摘要
双极结晶体管包括具有第一导电类型的集电极、在集电极上的具有第一导电类型的漂移层、在漂移层上的且具有与第一导电类型相反的第二导电类型的基极层、在基极层上的具有第一导电类型的并且与基极层形成p-n结的轻度掺杂的缓冲层、以及在缓冲层上的具有第一导电类型的且具有侧壁的发射极台面。缓冲层包括邻接于发射极台面的侧壁的且与其隔离开的台面台阶，并且在发射极台面之下的缓冲层的第一厚度大于在台面台阶之外的缓冲层的第二厚度。
文档编号H01L29/73GK101855726SQ200880115194
公开日2010年10月6日 申请日期2008年9月8日 优先权日2007年11月9日
发明者A·K·阿加沃尔, 张清纯 申请人:克里公司