专利名称：电子熔丝及其相关控制电路的制作方法
技术领域：
本发明涉及一种电子熔丝(e-fuse)，尤指一种电子熔丝及其相关控制电路。
背景技术：
一般来说，电子熔丝(e-fuse)与金属氧化物半导体晶体管 (Metal-Oxide-Semiconductor transistor，以下简称 M0S 晶体管)的栅极(gate)制程相 同，因此，于集成电路的制程中，电子熔丝与M0S晶体管的栅极会同时制作。请参照图1(a)至图1(d)，其为现有电子熔丝与M0S晶体管栅极的制程示意图。 如图1(a)所示，于半导体基板10上形成一绝缘层20，通常绝缘层20的材料为二氧化硅 (Si02)。虚线左侧为M0S晶体管区域，虚线右侧为非M0S晶体管区域。如图1 (b)所示，于绝缘层20上形成高掺杂多晶硅层(Highly DopedPolysilicon Layer) 30。接着，进行微影蚀刻，使得M0S晶体管区域可定义出M0S晶体管的栅极的通道长 度(channel length) 15以及漏极与源极的区域。同时，于非M0S晶体管区域可定义出电子 熔丝的位置。之后，于M0S晶体管区域进行第一次离子布植并于半导体基板10上形成轻掺 杂区域16。如图1(c)所示，于M0S晶体管区域中电晶体的栅极上形成侧壁(side wall) 32。 之后，进行第二次离子布植并于半导体基板10上形成重掺杂区域17。如图1(d)所示，将重 掺杂区域17表面的绝缘层20移除。如图1 (e)所示，于M0S晶体管区域中形成金属硅化物层(Metal SilicideLayer)35于重掺杂区域17表面形成M0S晶体管的源极与漏极以及形成金属硅化 物层35堆栈(Stack)于高掺杂多晶硅层30上形成栅极金属接触点；同时，于非M0S晶体管 区域中形成金属硅化物层35堆栈于高掺杂多晶硅层30上形成电子熔丝。由上述制程可知，M0S晶体管的栅极包括堆栈的高掺杂多晶硅层30与金属硅化物 层35。于栅极制程的同时，于非M0S晶体管区域则会形成电子熔丝。因此，电子熔丝也包括 堆栈的高掺杂多晶硅层30与金属硅化物层35。一般来说，高掺杂多晶硅层30的厚度约为 1K 2K埃(angstrom)，其电阻值为数百欧姆/单位面积(ohms/square)；而金属硅化物层 35的厚度约为200 300埃，其电阻值为5 20欧姆/单位面积。当电子熔丝完成时，其为关闭(close)状态。如果需要将电子熔丝更改为打开 (open)状态，则通过一大电流流经将电子熔丝烧断即可，亦即，形成高掺杂多晶硅层30与 金属硅化物层35的断路(open circuit) 0但是电子熔丝无法由打开状态再次回到关闭状 态。再者，电子熔丝控制电路(未绘示)可于一规划周期(program period)时，保持电子熔 丝为关闭状态或者更改为打开状态；而电子熔丝控制电路更可于读取周期(read period) 时，根据电子熔丝的打开状态或者关闭状态输出相异的第一准位或者第二准位。请参照图2 (a)、图2 (b)、图2 (c)，其依序为关闭状态、打开状态、不完全打开状态 的电子熔丝。如图2(a)所示，于关闭状态时，高掺杂多晶硅层30与金属硅化物层35皆未 被烧断。如图2(b)所示，于打开状态时，高掺杂多晶硅层30与金属硅化物层35皆被烧断。然而，如图2(c)所示，由于电子熔丝上层的金属硅化物层35电阻值小于下层的高掺杂多晶硅层30。因此，于规划周期时，大部分的电流会流经上层的金属硅化物层35而少 部份的电流会流经下层的高掺杂多晶硅层30。因此常常会造成金属硅化物层35已经烧断， 但是高掺杂多晶硅层30尚未烧断的情形。于电子熔丝控制电路的规划周期造成电子熔丝产生不完全打开状态时，电子熔丝 实际上还有约数百欧姆的电阻值。因此，电子熔丝控制电路将无法于读取周期输出正确的 第一准位或者第二准位，并因而造成整个集成电路无法正确运作。一般来说，现有的电子熔 丝产生不完全打开状带的机率会高达约2 3%。因此，提供一个电子熔丝及其相关的控制电路，使得电子熔丝可提供可靠的关闭 状态或打开状态至控制电路，并且降低不完全打开状态的发生机率则为本发明主要的目 的。
发明内容
本发明所要解决的技术问题是提供一种电子熔丝及其相关控制电路，其可有效地 解决现有电子熔丝产生不完全打开状态的问题。为了解决以上技术问题，本发明提供了如下技术方案本发明提供了一种电子熔丝，包括多晶硅层；以及，金属硅化物层堆栈于该多晶 硅层；其中，当金属硅化物层被烧断且多晶硅层未被烧断时，电子熔丝为一打开状态。本发明更提供了一种电子熔丝控制电路，包括电子熔丝，具有第一端与第二端， 第一端接收选择信号；第一 M0S晶体管，该第一 M0S晶体管的漏极连接至该电子熔丝的一 第二端，第一 M0S晶体管的源极连接至接地端，第一 M0S晶体管的栅极接收控制信号；第二 M0S晶体管，第二 M0S晶体管的漏极连接至电子熔丝的第一端，第二 M0S晶体管的源极连接 至接地端，第二 M0S晶体管的栅极接收读取信号；第三M0S晶体管，第三M0S晶体管的漏极 连接至电压源，第三M0S晶体管的源极连接至输出端，第三M0S晶体管的栅极接收偏压信 号；以及，第四M0S晶体管，第四M0S晶体管的漏极连接至输出端，第四M0S晶体管的源极连 接至电子熔丝的第二端，第四M0S晶体管的栅极接收读取信号。本发明采用的电子熔丝及其相关控制电路，使得电子熔丝可提供可靠的关闭状态 或打开状态至控制电路，并且降低不完全打开状态的发生机率。
图1 (a)至图1 (e)为现有电子熔丝与M0S晶体管栅极的制程示意图。图2(a)、图2(b)、图2(c)依序为关闭状态、打开状态、不完全打开状态的电子熔丝。图3 (a)为本发明电子熔丝。图3(b)为本发明电子熔丝的打开状态示意图。图4为根据本发明具体实施例的电子熔丝控制电路。主要组件符号说明10半导体基板15电信道区域17重掺杂区域16轻掺杂区域20绝缘层30高掺杂多晶硅层
32侧壁130低掺杂或无掺杂多晶硅层35、135金属硅化物层401第一 MOS晶体管403第二 MOS晶体管405第三MOS晶体管407第四MOS晶体管
具体实施例方式本发明电子熔丝的制程可与MOS晶体管栅极制程分开制作或者同时制作。请参照 图3(a)，其为根据本发明具体实施例的电子熔丝。电子熔丝包括堆栈的低掺杂(Lightly Doped)或无掺杂(Un-doped)多晶硅层130与金属硅化物层135。再者，低掺杂或无掺杂多 晶硅层130的厚度约为IK 2K埃，其电阻值为20K 50K欧姆/单位面积(ohms/square)； 而金属硅化物层135的厚度约为200 300埃，其电阻值为5 20欧姆/单位面积。当电子熔丝完成时，其为如图3(a)所示的关闭状态。如图3(b)所示，其为本发明 电子熔丝的打开状态示意图。根据本发明的实施例，如果需要将电子熔丝更改为打开状态， 则于电子熔丝控制电路的规划周期时通过一大电流将金属硅化物层135烧断即可。由于电 子熔丝下层的低掺杂或无掺杂多晶硅层130的电阻值远大于上层的金属硅化物层135。因 此，不论下层的低掺杂或无掺杂多晶硅层130烧断与否皆不会影响电子熔丝控制电路的判 断。因此，电子熔丝控制电路可于读取周期时，根据电子熔丝的打开状态或者关闭状态准确 地输出第一准位或者第二准位。因此，本发明的电子熔丝有效地解决现有电子熔丝产生不 完全打开状态的问题。请参照图4，其为本发明的电子熔丝控制电路。电子熔丝(R)第一端接收一选择 信号(Vsel)。第一 MOS晶体管401漏极连接至电子熔丝(R)第二端，第一 MOS晶体管401 源极连接至接地端，第一 MOS晶体管401栅极接收控制信号(Vctrl)。第二 MOS晶体管403 漏极连接至电子熔丝(R)第一端，第二 MOS晶体管403源极连接至接地端，第二 MOS晶体管 403栅极接收一读取信号(Vrd)。第三MOS晶体管405漏极连接至电压源(Vdd)，第三MOS 晶体管405源极连接至输出端(Vout)，第三MOS晶体管405栅极接收一偏压信号(Vss)。 第四MOS晶体管407漏极连接至输出端(Vout)，第四MOS晶体管407源极连接至电子熔丝 (R)第二端，第四MOS晶体管407栅极接收读取信号(Vrd)。电子熔丝的第一端系为图3 (a) 中低掺杂或无掺杂多晶硅层130与金属硅化物层135的一侧，电子熔丝的第二端系为低掺 杂或无掺杂多晶硅层130与金属硅化物层135的另一侧。于此实施例中，电子熔丝控制电路于规划周期时，如果需将电子熔丝(R)由关闭 状态改变为打开状态时，选择信号(Vsel)为高准位(hi level)；反之，如果不需将电子熔 丝(R)由关闭状态改变为打开状态时，选择信号为低准位(lowlevel)，控制信号(Vctrl)为 高准位，而读取信号(Vrd)为低准位。当选择信号(Vsel)为高准位且控制信号(Vctrl)为高准位时，可产生一大电流路 径由选择信号(Vsel)经由电子熔丝(R)、第一 MOS晶体管401至接地端。因此，电子熔丝 (R)即由关闭状态改变为打开状态，而此时电子熔丝(R)的电阻值可到达约数百K欧姆。当选择信号(Vsel)为低准位且控制信号(Vctrl)为高准位时，无法产生上述的电 流路径，因此，电子熔丝(R)即维持在关闭状态，而此时电子熔丝(R)的电阻值约数十欧姆。电子熔丝控制电路于读取周期时，读取信号(Vrd)为高准位，偏压信号(Vss)可开启第三MOS晶体管405，而选择信号(Vsel)为浮接(float ing)与控制信号(Vctrl)为低 准位。很明显地，当电子熔丝(R)为关闭状态且于读取周期时，第二MOS晶体管403、第三 MOS晶体管405与第四MOS晶体管407同时开启。因此，经过分压之后输出端(Vout)的电 压较接近接地电压，因此可视为输出端(Vout)输出低准位。反之，当电子熔丝(R)为打开状 态且于读取周期时第二 MOS晶体管403、第三MOS晶体管405与第四MOS晶体管407同时开 启。因此，经过分压之后输出端(Vout)的电压较接近电源电压，因此可视为输出端(Vout) 输出高准位。熟习此技艺的人士可以明了，以上实施例的电子熔丝控制电路皆以N型MOS 晶体管为例，但非用以限定本发明。因此，本发明的优点在于提出一种电子熔丝，其可有效地解决现有电子熔丝产生 不完全打开状态的问题。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何 熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保 护范围应当以权利要求所界定者为准。
权利要求
一种电子熔丝，其特征在于，包括一多晶硅层；以及一金属硅化物层，堆栈于该多晶硅层；其中，当该金属硅化物层被烧断且该多晶硅层未被烧断时，该电子熔丝为一打开状态。
2.如权利要求1所述的电子熔丝，其特征在于，该多晶硅层的厚度为IK 2K埃，其电 阻值为20K 50K欧姆/单位面积。
3.如权利要求1所述的电子熔丝，其特征在于，该金属硅化物层的厚度为200 300 埃，其电阻值为5 20欧姆/单位面积。
4.如权利要求1所述的电子熔丝，其特征在于，当该金属硅化物层与该多晶硅层皆被 烧断时，该电子熔丝为该打开状态。
5.如权利要求1所述的电子熔丝，其特征在于，该多晶硅层系为一低掺杂多晶硅层或 者一无掺杂多晶硅层。
6.一种电子熔丝控制电路，其特征在于，包括一电子熔丝，具有一第一端以及一第二端，该第一端接收一选择信号；一第一 MOS晶体管，该第一 MOS晶体管的漏极连接至该电子熔丝的该第二端，该第一 MOS晶体管的源极连接至一接地端，该第一 MOS晶体管的栅极接收一控制信号；一第二 MOS晶体管，该第二 MOS晶体管的漏极连接至该电子熔丝的该第一端，该第二 MOS晶体管的源极连接至该接地端，该第二 MOS晶体管的栅极接收一读取信号；一第三MOS晶体管，该第三MOS晶体管的漏极连接至一电压源，该第三MOS晶体管的源 极连接至一输出端，该第三MOS晶体管的栅极接收一偏压信号；以及一第四MOS晶体管，该第四MOS晶体管的漏极连接至该输出端，该第四MOS晶体管的源 极连接至该电子熔丝的该第二端，该第四MOS晶体管的栅极接收该读取信号。
7.如权利要求6所述的电子熔丝控制电路，其特征在于，于一规划周期时，利用该选择 信号以及该控制信号规划该电子熔丝的一关闭状态或者一开启状态。
8.如权利要求7所述的电子熔丝控制电路，其特征在于，当该控制信号为一高准位且 该选择信号为该高准位时，该电子熔丝可由该关闭状态改变为该打开状态。
9.如权利要求7所述的电子熔丝控制电路，其特征在于，当该控制信号为一高准位且 该选择信号为一低准位时，该电子熔丝维持该关闭状态。
10.如权利要求6所述的电子熔丝控制电路，其特征在于，于一规划周期时，该读取信 号为一高准位，该偏压信号可开启该第三MOS晶体管，而该选择信号系浮接与该控制信号 为一低准位。
11.如权利要求6所述的电子熔丝控制电路，其特征在于，该些MOS晶体管皆为N型。
12.如权利要求6所述的电子熔丝控制电路，其特征在于，该电子熔丝，包括一多晶硅层；以及一金属硅化物层堆栈于该多晶硅层；其中，该电子熔丝的该第一端系为该多晶硅层与该金属硅化物层的一侧，该电子熔丝 的该第二端系为该多晶硅层与该金属硅化物层的另一侧，且当该金属硅化物层被烧断且该 多晶硅层未被烧断时，该电子熔丝为一打开状态。
13.如权利要求12所述的电子熔丝控制电路，其特征在于，该多晶硅层的厚度为IK 2K埃，其电阻值为20Κ 50Κ欧姆/单位面积。
14.如权利要求12所述的电子熔丝控制电路，其特征在于，该金属硅化物层的厚度为 200 300埃，其电阻值为5 20欧姆/单位面积。
15.如权利要12所述的电子熔丝控制电路，其特征在于，当该金属硅化物层与该多晶 硅层皆被烧断时，该电子熔丝为该打开状态。
16.如权利要求12所述的电子熔丝控制电路，其特征在于，该多晶硅层系为一低掺杂 多晶硅层或者一无掺杂多晶硅层。
全文摘要
本发明公开了一种电子熔丝及其相关控制电路，其可有效地解决现有电子熔丝产生不完全打开状态的问题。一多晶硅层；以及一金属硅化物层，堆栈于该多晶硅层；其中，当该金属硅化物层被烧断且该多晶硅层未被烧断时，该电子熔丝为一打开状态。
文档编号H01L29/78GK101826507SQ200910119130
公开日2010年9月8日 申请日期2009年3月2日 优先权日2009年3月2日
发明者刘志纲, 林敬伟, 谢敏男 申请人:晨星软件研发(深圳)有限公司;晨星半导体股份有限公司