专利名称：在sin和tin之间引入金属层以改善p-tsv的cbd接触电阻的制作方法
技术领域：
本发明涉及到集成电路制造技术领域。
背景技术：
在半导体技术中，穿透硅通孔(TSV)是形成在半导体衬底(芯片或管 芯)中的导电构形。TSV构形垂直穿透该半导体衬底，提供堆栈的芯片/ 管芯的封装方法。TSV也指3-D封装技术。然而，现有方案由于后TSV (post-TSV)面对的高CBD接触电阻，在芯片电性测试(WAT)特性和铜 焊,#、粘接期间导致质量和可靠性问题，并且不能够满足客户的需求。
发明内容
本发明提供一种集成电路。该集成电路包括形成在半导体衬底中的穿 透硅通孔(TSV)构形；形成在半导体衬底上的导电焊点，该导电焊点与TSV 构形邻接；形成覆盖在导电焊点上的氮化硅层；形成在氮化硅层上的钛层； 形成在钛层上的氮化钛层；和形成在氮化钛层上的铜层。
在本发明的不同的实施例中，集成电路还可以包括形成在半导体衬底 上的第一钝化层。集成电路还可以包括形成在第一钝化层上的并且围绕导 电焊点侧壁的第二钝化层。集成电路还可以包括在第 一钝化层下面的多层 互连(MLI)结构。第一和第二钝化层中的一个包括氧化硅。在另一个实 施例中，第一和第二钝化层中的一个包括氮化硅。集成电路还可以包括氧
4化硅层，该氧化硅层插入在第二钝化层和氮化硅层之间。集成电路还可以
包括从由晶体管、成象传感器、微机械系统(MEMS)结构、电容器、和 其组合构成的组中选取的器件。导电焊点可以包括铝。可以通过离子金属 等离子(IMP)技术形成钛层。在另一个实施例中，钛层是通过物理气相 淀积(PVD)技术形成的。进一步地可以对钛层进行退火。钛层可以包括 在约50埃和约1200埃之间的厚度范围。铜层还包括通过PVD技术形成 的铜籽层；以及通过电镀形成在铜籽层上的体铜层。集成电路还可以包括 插入在氮化钛层和铜层之间的另 一个钛层。
本发明也提供集成电路的另一个实施例。集成电路包括形成在衬底上 的第一钝化层；形成在第一钝化层上的导电焊点；形成在第一钝化层上并 且在导电焊点侧壁上的第二钝化层；形成在导电焊点和第二钝化层上的氧 化硅层；形成在氧化硅层上的氮化硅层；形成在氮化硅层上的钛层；形成 在钛层上的氮化钛层；和形成在氮化钛层上的铜籽层。该集成电路还可以 包括插入在氮化钛层和铜层之间的第二钛层。该集成电路还可以包括通过 电镀形成在铜籽层上的体铜层。
本发明也提供集成电路的另一个实施例。集成电路包括形成在衬底 里的穿透硅通孔(TSV)构形；形成在衬底上的导电焊点；形成在导电悍点上 的氮化硅层；形成在氮化硅层上的第一钛层；形成在第一钛层上的氮化钛 层；形成在氮化钛层上的第二钛层；和形成在第二钛层上的铜层。该集成 电路还可以包括形成在衬底上的互连结构；和位于互连结构之上并位于导 电焊点之下的钝化层。
本发明也提供制造TSV器件的方法。在一个实施例中，该方法包括 形成在半导体衬底中形成的穿透硅通孔(TSV);在半导体衬底上形成导电焊 点，导电焊点与TSV构形邻接；在导电焊点上形成氮化硅层；在氮化硅层 上形成第一钛层；在第一钛层上形成氮化钛层；和在氮化钛层上形成铜层。 该方法还可以包括在氮化钛层和铜层之间形成第二钛层。该方法还可以包 括在半导体衬底上形成互连结构，并且与导电焊点连接，并在互连结构上 形成钝化层，并与导电焊点的侧壁邻接。
阅读下面的详细说明和附图，将会更好地理解本发明揭示的概念。这
里必须强调的是按照工业上的通常惯例，各种构形未被按比例绘制。事实上，为了讨论清楚，可以对各种构形的尺寸任意增加或者减少。
图1到6为根据本发明揭示的各方面构建的集成电路在不同的制造阶段的各种实施例的剖视图。
具体实施例方式
可以理解的是为了实现各个实施例的不同的特征，下面揭示的内容提供了许多不同的实施例或实例。为了简化本发明揭示的内容，下面将描述部件和布局的特定的实例。当然，这些仅仅是实例，并不是对本发明的
限制。另外，本发明揭示的内容可以在不同的实例中重复参考数字和/或字母。这些重复是为了简化和清楚的目的，并不自我规定讨论的不同的实施例和/或配置之间的关系。
图1到6是根据本发明揭示的各方面构建的集成电路在不同的制造阶段的各个实施例的剖视图。参考图1到6,集成电路100和制造该集成电路的方法被一起共同描述。参考图1，集成电路IOO包括半导体衬底IIO。在一个实例中，半导体衬底是半导体芯片。在另一个实例中，该半导体衬底包括半导体芯片。在本实施例中，半导体衬底110包括硅。衬底110可替换地或附加地包括其它元素的半导体，例如锗。该衬底110也可以包括化合物半导体，例如金刚砂(silicon carbide)、砷化镓、砷化铟、和磷化铟。
半导体衬底110可以包括外延层。例如，衬底可以具有覆盖在体半导体上的外延层。进一步地，为了提高性能，可对该衬底施加应变。例如，
锗化硅层，或者覆盖在体锗化硅上的硅层，该体锗化硅是通过包括选择性外延层生长(SEG)的工艺形成的。此外，衬底110可以包括在绝缘层上半导体(SOI—semiconductor-on-insulator )结构。在不同的实例中，衬底包括埋层氧化物(BOX)层，该埋层氧化物层通过例如注氧隔离(SIMOX)的工艺形成。衬底110包括不同掺杂的阱和其它掺杂的构形，配置并连接
这些构形以形成不同的微电子器件，例如包括互补型MOSFET (CMOS)的金属-电介质-半导体场效应晶体管(MOSFET),包括CMOS成象传感器(CIS)的成象传感器，微机械系统(MEMS),和/或其它合适的有源和/或无源器件。掺杂的阱或其它掺杂的构形包括p-型掺杂区域和/或n-型掺杂区域，通过掺杂工艺例如离子注入形成。其它结构例如栅电介质和多晶硅栅电极可以附加地形成在器件的衬底上，例如形成在MOSFET器件上。衬底110也包括多种隔离构形，配置这些隔离构形以将各种不同的器件分隔开合适地隔离。该隔离构形可以包括不同的结构，并且能够通过特定的工艺技术形成。在一个实例中，隔离构形包括电介质隔离，例如浅沟隔离(STI)。能够通过蚀刻衬底以形成沟槽并用电介质材料填充该沟槽制成该STI。
集成电路100也包括互连结构112,在半导体衬底110上形成互连结构112,并且配置互连结构112以适当地连接衬底中不同的掺杂区域，得到具有设计的功能的集成电路。在本实施例中，互连结构包括多层互连(MLI)，该多层互连具有设置在多个金属层的水平导电构形(金属线)，和垂直导电构形例如接触孔和通孔。配置通孔以连接两根在不同的金属层中的金属线。配置接触孔以连接金属线和衬底。多层互连可以包括的导电材料例如铝、铝/硅/铜合金、钛、氮化钛、鴒、多晶硅、金属硅化物、或者在铝互连中的其它化合物。铝互连能够通过包括物理气相淀积(PVD或溅射)、化学气相淀积(CVD)、或其结合形成。其它形成铝互连的制造技术可以包括光刻工艺和刻蚀以为垂直(通孔和接触孔)和水平连接(导线)构图导电材料。且，其它制造工艺例如热退火可以被用于形成金属硅化物以降低接触电阻。可选4奪地，可以使用铜互连。铜互连可以包括铜、铜合金、钛、氮化钛、钽、氮化钽、鴒、多晶硅、金属硅化物、或者其组合。铜互连可以通过加工4支术如CVD、溅射、电镀、或其它合适的工艺形成。用在多层互连中的金属硅化物可以包括硅化镍、硅化钴、硅化鴒、二硅化钽、硅化钛、硅化柏、硅化铒、硅化钯、或者其组合。
半导体器件100还包括电介质材料构形，在互连结构112中设置该电介质构形以隔离不同的导电构形。该电介质材料构形包括设置在衬底和第
一金属层之间的层间电介质(ILD)。该电介质材料构形也包括设置在相邻的金属层之间的金属层间电介质(IMD)。该电介质材料构形包括的电介质材料，例如氧化硅，氮化硅、氮氧化硅、或者旋涂玻璃(spin-on glass ，SOG)。可选地，电介质材料包括低的电介质常数(低k)的材料，例如电介质常数小于约3.5。在不同的实例中，电介质材料可以包括二氧化硅、氮化硅、氮氧化硅、旋涂玻璃(SOG)、掺杂有氟离子的硅玻璃(FSG)、掺杂有碳的氧化硅，黑钻(Applied Materials of Santa Clara,加利福尼亚)、干凝胶、气凝胶、无定形氟化碳、聚对二曱苯、BCB (二-苯并环丁烯类化合物)、SiLK(DowChemical, Midland, Michigan)、聚酰化胺、和/或其它合适的材料。电介质材料构形通过包括旋涂涂覆、CVD、或者其它合适的工艺形成。
集成电路100还包括形成在互连结构112上的第一钝化层114和形成在第一钝化层114上的第二钝化层116。第一和第二钝化层中的每一个，可以包括不同的钝化材料。在一个实施例中，第一钝化层114包括氧化硅。在一个实例中，氧化硅钝化层114可以具有在约0.2微米和约2微米之间的厚度范围。在另一个实例中，氧化硅钝化层可以通过高密度等离子CVD工艺形成。在另一个实施例中，第二钝化层116包括氮化硅和/或氮氧化硅。在一个实例中，第二钝化层可以具有在约2K埃和约15K埃之间的厚度范围。在一个实例中，氮化硅钝化层通过增强的等离子CVD (PECVD)工艺形成。
集成电路100也包括一个或多个形成在村底上的导电焊点，例如导电焊点117和118。设置该导电焊点覆盖于互连结构112之上，并且合适地与互连结构112连接。导电焊点设置在第一钝化层114上，并且至少部分地位于第二钝化层116的开口里。在一个实例中，导电焊点包括铝。在焊点形成的 一个实施例中，将铝层设置在第 一钝化层上和在第 一钝化层的开口里以与互连结构相连。然后，对铝层进行构图以形成不同的导电焊点，例如焊点117和118。第二钝化层116被布置在第一钝化层114和焊点上，并且，然后被构图以暴露焊点(例如117和118)。如下面所述，集成电路IIO还包括以堆栈形式形成在导电焊点和第二
钝化层116上的不同的材料层。在一个实施例中，集成电路110也包括形成在半导体衬底IIO上和半导体衬底110中的穿透硅通孔(TSV)119。 TSV119是垂直的沟槽，并且穿透半导体衬底，而且为了稍后工艺阶段的3-D封装，将TSV 119暴露于半导体衬底IIO的背面，例如背面抛光处理以使减薄衬底，并且将沟槽暴露于半导体衬底的背面且用填充的导电材料与其它的芯片/芯片相连。在一个实例中，芯片和/或芯片能够被垂直地堆栈，并且通过多个填充的TSV构形连接，例如TSV构形119。这样的TSV3D封装产生穿透芯片体的垂直连接，消除额外的连接线，并且也能够比边缘线(edge-wired) 3D封装更薄。可以通过与形成浅沟槽隔离的工艺相类似的工艺形成TSV119，但其具有更大的深度。
如在图1中所示，在导电焊点、穿透硅通孔119和第二钝化层116上形成氧化硅(SiOX)层120,。氧化硅层120可以包括四乙氧基硅烷(TEOS)或者石英玻璃。氧化硅层可以具有在约3k和5k埃之间的厚度范围。
参考图2，在氧化硅层120上形成氮化硅(SiN)层122。在一个实例中，氮化硅层122可以具有在约3k和5k埃之间的厚度范围。氮化硅层122可以通过CVD技术形成。在一个实例中，用于在CVD中形成氮化硅的前体包括六氯二硅烷(Si2Cl6)、 二氯硅烷(SiH2Cl2)、双(叔丁氨基)硅烷(CsH22N2Si)和二硅烷(Si2H6)。
参考图3,引入金属层，并且在氮化硅层122上形成该金属层。在一个实例中，在氮化硅层122上形成钛(Ti)层124。通过PVD形成钛层124。在另一个实例中，可选地，钛层124可以通过离子金属等离子(IMP)技术形成，也称为离子化PVD (I-PVD) 。 IMP技术包括遥控形成含有离子化物质(ionized species )的气相金属束。在一个实例中，钛层124具有在约50和1200埃之间的厚度范围。在另一个实例中，钛层124具有约900埃的厚度。
参考图4，在钛层124上形成氮化钛(TiN)层126。在一个实例中，氮化钛层126具有在约100和1200埃之间的厚度范围。可以通过PVD工艺形成氮化钛层126。例如，使用钛靶和作为反应气体的氮，通过溅射形成氮化钬层。
参考图5,集成电路100也包括通过PVD形成的铜(Cu)籽(copperseed)层128。例如，通过溅射形成铜籽层。在一个实例中，铜籽层128具有在约1微米和约3微米之间的厚度范围。在另一个实例中，铜籽层128具有约2微米的厚度。在一个实施例中，可以进行退火处理以改善在相邻材料层之间的附着性，例如，在钛层和氮化钛层之间的附着性。为了获得类似的目的，可以按照不同的工艺顺序进行退火处理。
参考图6,集成电路100还包括金属层，例如铜(Cu),其通过合适的方法例如电镀形成在铜籽层128上。铜层充分地填充第二钝化层116的凹槽。接着还可以进行其它的工艺。例如，随后进行化学机械抛光(CMP)工艺以对表面进行平坦化，且去除凹槽的铜。还可以对金属层进一步进行构图以形成导电构形130和131。例如，如果铜层被制成，那么，采用镶嵌工艺以形成构图的铜构形130和131。
金属层充分地填充在穿透硅通孔(TSV)119中，形成垂直导电构形(如果没有误解也指TSV)。 TSV 119穿透半导体衬底，且为了 3-D封装将TSV119暴露于半导体衬底110的背面。在一个实施例中，将TSV 119连接到导电焊点117。在一个实例中，芯片和/或芯片能够被垂直地堆栈，并通过多个TSV构形连接，例如TSV119。这样的TSV 3D封装生成通过芯片体的垂直连接，并且消除额外的联机。
在本实施例中，TSV 119包括铜。在另一个实施例中，TSV 119包括的结构类似于具有衬里层和内部有铜的双镶嵌结构。在另一个实施例中，能够通过类似与双镶嵌工艺的制造方法形成TSV 119，在该双镶嵌工艺中形成沟槽，填充铜，并进行化学机械抛光(CMP)工艺以去除多余的铜，和对表面进行平坦化。例如，通过蚀刻工艺例如干法等离子蚀刻工艺在互连结构和半导体衬底中形成深的沟槽。在该深的沟槽中填充铜。在另一个实例中，优选在TSV沟槽中形成钛层124。接着在TSV沟槽中的钛层124上形成氮化钛层126。在TSV沟槽中的氮化钛层上淀积铜籽层128。然后，使用电镀在铜籽层上形成体铜层，并且填充在TSV沟槽中。进行CMP工艺以抛光表面，并去除多余的铜。因此，可以/人背面抛光和/或蚀刻半导体衬底IIO，这样，将TSV 119暴露，且为了合适的键合，可以进一步地突 出。在不同的实施例中，为了提高性能，TSV 119可以具有不同的键合形 状和尺寸。
根据本发明所提到的方面所构造的集成电路100中，在不同的实施例 中，在氮化硅层122和氮化钛层126之间插入的钛层124提高了氮化硅层 122和氮化钛层126之间附着性，减少了接触电阻，扩大了工艺窗口，和/ 或防止不必要的合金形成，减少了为键合下金属(UBM)的刻蚀问题。
上述的集成电路100仅代表本发明的一个实施例。在不背离本发明的 精神和范围内可以考虑合适的修改、变更、和/或扩大。在另一个实施例中， 在氮化钛层和铜层之间形成第二个钛层以改善相互之间的附着性和/或取 得其它的优点。在形成和组成方面，插入在氮化钛层和铜层之间的第二个 钛层，实际上类似于钛层124。在不同的实施例中，第二个钛层可以提高 氮化钛层和铜层之间的附着性，减少接触电阻，扩大工艺窗口，和/或防止 不必要的合金形成，减少在键合下金属(UBM)的的刻蚀问题。在其它实 施例中，集成电路可以包括多个为合适的4建合和封装配置的TSV构形。
这里揭示的方法可以包括另外的和/或可选择的加工步骤。这里揭示的 集成电路还可以包括另外的和/或可选择的器件构形。例如，可选择地，能 够在第一钝化层114中形成导电焊点。在另一个实施例中，减少钝化结构 以仅包括一个钝化层。在另一个实施例中，导电焊点可以额外地或可选择 地包括其它合适的金属或导电合金。在另一个实例中，导电构形130和131 包括铅-锡合金。在另一个实例中，为了导电构形130和131，可以对构图 的导电层进行回流工艺。
因此，本发明提供一种集成电路。该集成电路包括形成在半导体衬底 中的穿透硅通孔(TSV)构形；形成在半导体衬底上的导电焊点，该导电焊点 与TSV构形邻接；形成覆盖在导电焊点上的氮化硅层；形成在氮化硅层上 的钛层；形成在钛层上的氮化钛层；和形成在氮化钛层上的铜层。
在本发明的不同的实施例中，集成电路还可以包括形成在半导体衬底 上的第一钝化层。集成电路还可以包括形成在第一钝化层上的并且围绕导 电焊点侧壁的第二钝化层。集成电路还可以包括在第 一钝化层的下面的多层互连(MLI)结构。第一和第二钝化层中的一个包括氧化硅。在另一个 实施例中，第一和第二钝化层中的一个包括氮化硅。集成电路还可以包括 氧化硅层，该氧化硅层插入在第二钝化层和氮化硅层之间。集成电路还可
以包括从由晶体管、成象传感器、微机械系统(MEMS)结构、电容器、 和其组合构成的组中选取的器件。导电焊点可以包括铝。可以通过离子金 属等离子(IMP)技术形成钛层。在另一个实施例中，钛层是通过物理气 相淀积(PVD)技术形成的。进一步地可以对钛层进行退火。钛层可以包 括在约50埃和约1200埃之间的厚度范围。铜层还包括通过PVD技术形 成的铜籽层；以及通过电镀形成在铜籽层上的体铜层。集成电路还可以包 括插入在氮化钛层和铜层之间的另 一个钛层。
本发明也提供集成电路的另一个实施例。集成电路包括形成在衬底上 的第一钝化层；形成在第一钝化层上的导电焊点；形成在第一钝化层上并 且在导电焊点侧壁上的第二钝化层；形成在导电焊点和第二钝化层上的氧 化硅层；形成在氧化硅层上的氮化硅层；形成在氮化硅层上的钛层；形成 在钛层上的氮化钛层；和形成在氮化钛层上的铜籽层。该集成电路还可以 包括插入在氮化钛层和铜层之间的第二钛层。该集成电路还可以包括通过 电镀形成在铜籽层上的体铜层。
本发明也提供集成电路的另一个实施例。集成电路包括形成在衬底 里的穿透硅通孔(TSV)构形；形成在衬底上的导电焊点；形成在导电焊点上 的氮化硅层；形成在氮化硅层上的第一钛层；形成在第一钛层上的氮化钛 层；形成在氮化钛层上的第二钛层；和形成在第二钛层上的铜层。该集成 电路还可以包括形成在衬底上的互连结构；和位于互连结构之上并位于导 电焊点之下的钝化层。
本发明也提供制造TSV器件的方法。在一个实施例中，该方法包括 形成在半导体衬底中形成的穿透硅通孔(TSV);在半导体衬底上形成导电焊 点，导电焊点与TSV构形邻接；在导电焊点上形成氮化硅层；在氮化硅层 上形成第一钛层；在第一钛层上形成氮化钛层；和在氮化钛层上形成铜层。 该方法还可以包括在氮化钛层和铜层之间形成第二钛层。该方法还可以包 括在半导体衬底上形成互连结构，并且与导电焊点连接，并在互连结构上形成钝化层，并与导电焊点的侧壁邻接。
尽管已经详细描述了本发明的实施例，对于本领域的普通技术人员而
言，可以理解在不脱离本发明的精神和范围的情况下可以进行多种变化、 替换和更改。于是，所有这样的变化、替换和更改，将被包括在权利要求 书确定的本发朋的范围内。在权利要求书中，装置加功能条款将覆盖在这 里描述的结构，所述的功能不仅包括结构的等同物，也包括等同的结构。
权利要求
1.一种集成电路，包括配置在半导体衬底中的穿透硅通孔(TSV)；形成在所述半导体衬底上的导电焊点，所述导电焊点与所述TSV沟槽邻接；设置在所述导电焊点上且在所述TSV沟槽内的氮化硅层；设置在所述氮化硅层上的钛层；设置在所述钛层上的氮化钛层；和设置在所述氮化钛层上的铜层。
2. 根据权利要求1所述的集成电路，还包括插入在所述半导体村底和所述氮化硅层之间的第 一钝化层。
3. 根据权利要求2所述的集成电路，还包括插入在所述第一钝化层和所述氮化硅层之间的第二钝化层。
4. 根据权利要求3所述的集成电路，还包括插入在所述第二钝化层和所述氮化硅层之间的氧化硅层。
5. 根据权利要求3所述的集成电路，其中，所述第一钝化层包括氧化硅，或所述第二钝化层包括氮化硅。
6. 根据权利要求1所述的集成电路，还包括配置在所述半导体衬底上的多层互连(MLI)结构，所述多层互连结构在所述导电焊点第一钝化层之下，且与所述导电焊点连接。
7. 根据权利要求1所述的集成电路，还包括形成在所述半导体衬底中的器件，所述器件从由晶体管、成象传感器、微机械系统(MEMS)结构、电容器、和其组合构成的组中选取。
8. 根据权利要求1所述的集成电路，其中，通过离子金属等离子(IMP)技术形成所述钛层，或通过物理气相淀积(PVD)技术形成所述钛层。
9. 根据权利要求1所述的集成电路，其中，还对所述钛层进行退火。
10. 根据权利要求1所述的集成电路，其中，所述钛层包括在50埃和1200埃之间的厚度范围。
11. 根据权利要求1所述的集成电路，其中，所述铜层包括 通过PVD技术形成的铜籽层；和 通过电镀在所述铜籽层上形成的体铜层。
12. 根据权利要求1所述的集成电路，还包括插入在所述氮化钛层和 所述铜层之间的另 一个钛层。
13. —种集成电路，包括 设置在衬底上的导电焊点；设置在所迷衬底上和所述导电焊点的侧壁上的钝化层； 设置在所述导电焊点和所述钝化层上的氧化硅层； 设置在所述氧化硅层上的氮化硅层； 设置在所述氮化硅层上的钛层； 设置在所述钛层上的氮化钛层；和 设置在所述氮化钛层上的铜层。
14. 根据权利要求13所述的集成电路，其中，所述铜层包括通过物理 气相淀积形成的铜籽层和通过电镀在所述铜籽层上形成的体铜层。
15. 根据权利要求13所述的集成电路，还包括配置在所述衬底中的穿 透硅通孔(TSV)构形，所述TSV构形与所述导电焊点相邻并且与所述导电 焊点连接。
全文摘要
本发明提供一种集成电路。该集成电路包括配置在半导体衬底中的穿透硅通孔(TSV)沟槽；形成在所述半导体衬底上的导电焊点，所述导电焊点与所述TSV沟槽邻接；设置在所述导电焊点上的和TSV沟槽内的氮化硅层；设置在所述氮化硅层上的钛层；设置在所述钛层上的氮化钛层；和设置在所述氮化钛层上的铜层。
文档编号H01L23/485GK101673719SQ20091011900
公开日2010年3月17日 申请日期2009年3月17日 优先权日2008年9月8日
发明者苏竟典, 许国经, 陈承先, 黄宏麟 申请人:台湾积体电路制造股份有限公司