柱的三角形二维互补图案形成的制作方法

专利名称：柱的三角形二维互补图案形成的制作方法
柱的三角形二维互补图案形成相关专利申请的交叉引用本申请要求于2008年6月30日提交的美国专利申请12/216，109的权益，其全文 通过引用合并与此。
背景技术：
本申请一般地涉及制造半导体器件的方法，更具体地，涉及制造半导体柱状结构 的方法。由半导体材料制成的器件用于产生电组件和系统的存储电路。存储电路是这类器 件的中枢，因为数据和指令组被储存在其中。最大化此类电路上的每单位面积的存储元件 数量可最小化其成本并因此是此类电路的设计的首要动机。由于在半导体晶片上形成的结构的尺寸减小了，所以目前能制造这些器件的工具 已达到其极限。例如，目前可用的193nm(纳米)侵入工具(nanometer immersion tool) 将不能制造间距(Pitch)小于大约80nm的结构。为了使用目前可用的工具制造比这小的 部件(feature)，人们必须使用更复杂的程序。一种此类程序是双暴露(exposure) /双图案 形成(patterning)。另一种是使用在随后被去除的模型上形成的侧壁间隔件。然后侧壁间 隔件在蚀刻下面的膜或多个膜的过程中被用作掩模(mask)。对于简单的单向常规线和间隔样式，这两种技术都具有将光刻法产生的间距划分 成两个的效果。以该方式，给出的光刻法工具的解决方案的能力可以被扩展。但是，对于被常规间隔开的柱的二维样式，双图案形成方案以2的平方根为因数 扩大间距。照现在的样子，侧壁间隔件方法根本不能使用，因为此种方案将制造被常规间隔 开的圆柱形环，而不是实心柱。

发明内容
一个实施例提供制造半导体器件的方法，其包括在基底上形成至少一个器件层， 在器件层之上形成多个间隔开的第一部件，其中每三个相邻的第一部件形成等边三角形， 在第一部件上形成侧壁间隔件，使用多个填充部件填充侧壁间隔件之间的间隔，选择性地 去除侧壁间隔件，以及使用至少多个填充部件作为掩模蚀刻至少一个器件层。另一个实施例提供制造柱状非易失性存储器器件阵列的方法，其包括在基底之上 形成多个底电极，在多个底电极之上形成至少一个半导体器件层，在至少一个半导体器件 层之上形成多个被间隔开的第一部件，其中每三个相邻第一部件形成等边三角形，在多个 被间隔开的第一部件上形成侧壁间隔件，在多个被间隔开的第一部件之上和之间形成填充 膜，平坦化填充膜以暴露多个被间隔开的第一部件的上部和侧壁间隔件的上部从而留下位 于侧壁间隔件之间的多个填充部件，选择性地去除侧壁间隔件，使用至少多个填充部件作 为掩模蚀刻至少一个半导体器件以形成包含非易失性存储器单元的多个柱状二极管，以及 形成接触多个非易失性存储器单元的多个上部电极。另一个实施例提供一种器件，其包含位于基底之上的多个底电极，位于多个底电极之上的多个被间隔开的柱，以及与多个柱接触的多个上部电极。每三个相邻柱形成等边 三角形，且每个柱包含半导体器件。多个柱包含具有第一形状的多个第一柱和具有不同于 第一形状的第二形状的多个第二柱。


图1为非易失性存储器单元的透视图。图加至2d为图示出在通过减去方法形成传导栅栏/导轨(rail)的程序中的步 骤的横截面侧视图。图3a至3d为图示出在通过Damascene方法形成传导栅栏的程序中的步骤的横截 面侧视图。图如为形成柱结构之前在底电极上的器件层的横截面侧视图。图4b为根据第一 实施例在器件层下面的底电极的俯视图。图4c为根据第二实施例在器件层下面的底电极 的俯视图。图5至图10为在制造器件阵列的程序中根据第一实施例的器件层的横截面侧视 图(具有子部分a的附图)和俯视图(具有子部分b的附图)，以及根据第二实施例的器件 层的俯视图(具有子部分c的附图)。图Ila至Ilc为图示出可替换实施例的程序中的步骤的横截面侧视图。
具体实施例方式本发明认识到代替使用侧壁间隔件作为用于蚀刻器件层的掩模，当形成蚀刻掩模 时，侧壁间隔件可转而被用作牺牲间隔件。一旦蚀刻掩模被形成，侧壁间隔件被去除且位于 前侧壁间隔件下面的器件层的部分被去除从而留下被间隔开的器件，例如柱形器件。例如，一个或更多个器件层被首先形成在基底之上。可以使用任何合适的基底，例 如半导体晶片(包括硅或化合物半导体晶片)或金属、玻璃、陶瓷或塑料基底。基底可被一 个或更多个绝缘层和/或被形成在基底上或基底内的一个更多个器件(例如驱动器电路) 覆盖。器件层可包含用于半导体器件的半导体层、电传导层或形成电极的层和/或用于绝 缘/隔离器件的半导体或传导部分的绝缘层。被间隔开的多个(即多于两个)部件被形成在器件层之上。第一部件可直接被形 成在半导体、传导/绝缘器件层上或被形成在半导体、传导/绝缘器件层之上。第一部件可 具有任意形状且可由任意材料制成，只要这些第一部件可基本起到用于蚀刻下面的器件层 的蚀刻掩模的作用。例如，下文将会详细解释，第一部件可具有圆柱形形状。但是，如果将要形成矩形 或三角形器件，则也可使用其他形状例如矩形或三角形形状。第一部件可具有期望的尺寸， 且优选具有与下面的器件的期望宽度相同的宽度。第一部件应当具有足够的高度和厚度从 而作为蚀刻掩模。第一部件可包含电传导材料(例如钨)，且可可选地被氮化硅、氮化钛或 其它硬模板材料覆盖。也可使用其它材料。可替换地，第一部件可包含绝缘材料(例如二 氧化硅、无定形碳或氮化硅)或半导体材料(例如多晶硅或非晶硅)。然后侧壁间隔件被形成在第一部件上。侧壁间隔件可由常用间隔件形成方法 形成，例如通过在第一部件上沉积膜且然后各向异性地蚀刻膜从而在第一部件上留下侧壁间隔件。间隔件可由不同于第一部件的上部的传导、绝缘或半导体材料制成。可以选 择侧壁间隔件材料，i)以使得其相比于第一部件的至少上部内的材料以干蚀刻化学反应 (chemistry)被选择性地各向异性地蚀刻；且ii)使得其相比于第一部件的至少上部内的 材料使用不同的干或湿蚀刻化学反应被选择性地去除(例如各向异性地蚀刻)。例如，当第 一部件包含钨和氮化物硬掩模时，可由氧化硅形成间隔件。当第一部件包含氧化硅时，可由 氮化物(例如氮化硅)形成间隔件。可使用其它材料的组合，只要沉积间隔件的温度不会 使第一部件变形。随后，邻近第一部件的相邻间隔件之间的间隔被填充以所谓的填充部件。可通过 在第一部件和侧壁间隔件之上和之间形成填充膜或层形成该填充部件，接下来平坦化填充 膜以暴露第一部件的上部和侧壁间隔件的上部。可通过化学机械抛光(CMP)或回蚀实施平 坦化。CMP程序可使用第一部件或间隔件的上部作为抛光止挡件。例如，第一部件上的氮化 钛(TiN)硬掩模可以被用作抛光止挡件。填充膜可包含与第一部件相同的材料或其可包含 具有与第一部件类似的蚀刻特性的材料。填充膜材料应当不同于侧壁间隔件的材料，以使 得相比于第一部件和填充部件侧壁间隔件可被选择性地蚀刻。例如，当第一部件也由钨制 成时，填充膜材料可包含钨。可替换地，当第一部件由氧化硅制成时，填充膜材料可包含氧 化硅。在一个实施例中，在形成填充部件之后，侧壁间隔件被选择性地去除。例如该去除 可通过选择性的湿蚀刻来实施。选择性去除的步骤包含选择性地蚀刻侧壁间隔件的材料， 而基本不去除原来的部件或填充部件材料。去除间隔件使得第一部件和填充部件被互相间 隔开。在可替换实施例中，在形成侧壁间隔件之后，第一部件被选择性地去除，留下间隔件 被彼此间隔开。然后在间隔件之间形成填充材料膜或层，填充最初被第一部件和间隔件占 据的间隔。在该点上，在器件阵列的制造中，全部的表面被完全填充间隔件或填充部件。然 后间隔件被选择性地蚀刻掉，留下填充被间隔开的填充部件。填充部件可包含具有被第一 部件限定的第一形状的第一填充部件，以及具有被位于侧壁间隔件之间的间隙间隔限定的 第二形状的第二填充部件。然后多个填充部件可用作掩模使用上述方法被蚀刻至少一个器 件层。被间隔开的第一部件和填充部件(在一些实施例中)，或第一和第二填充部件(在 可替换实施例中)然后在蚀刻下面的器件层过程中作为蚀刻掩模。可使用作为掩模的第一 部件和填充部件使用各向同性或各向异性蚀刻来蚀刻器件层。在蚀刻器件层之后，第一部 件和/或填充部件可被保留在完成的器件中或被去除。例如，传导性第一部件和填充部件 可被保留作为上部电极的部分。可以形成任何合适的器件。下文将会更详细地描述，该器件可取决于第一部件和 填充部件的形状具有大体圆柱形和/或大体矩形柱形状。该器件可包含二极管、晶体管、电 阻器、反熔丝电介质、熔丝、电阻系数变换材料、电容器等。可以形成逻辑易失性存储器或非 易失性存储器器件或阵列。在优选的非限制性实施例中，形成包括含有非易失性存储器单元的多个二极管的 多个柱形器件。参考图1,授予Herner等人且名称为“High-Density Three-Dimensional Memory Cell ”的美国专利6，952，030 (下文为“ ‘030专利”)公开了可由本发明的实施例 方法形成的示例性非易失性存储器单元，该专利通过引用合并与此。
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存储器单元20包括竖直取向的圆柱形柱形面结型二极管。本文所用的术语“面结 型二极管”指的是具有非欧姆传导特性的半导体器件，其具有两个端电极且由在一个电极 处是P-型而在另一个电极处是η-型的半导体材料制成。示例包括ρ-η 二极管和η-ρ 二极 管，其具有相接触的P-型半导体材料和η-型半导体材料，例如齐纳二极管/稳压二极管和 p-i-n 二极管，其中本征(无掺杂)半导体材料被插入P-型半导体材料和η-型半导体材 料之间。另一合适的二极管包含具有金属绝缘体金属结构的隧道二极管(MIM 二极管)或 包含金属层、第一绝缘体、第二绝缘体和第二金属层(其中第一和第二绝缘体彼此不同)的 MIM 二极管。一般地，可以使用任何非线性电导器件。二极管22和可选反熔丝电介质M被插入顶沈和底观导体或电极之间。竖直取 向的面结型二极管22包括第一传导率类型(例如η-型)的重掺杂的半导体区30，无掺杂 的半导体材料或轻掺杂的半导体材料的中间区32(称其为本征区)以及第二传导率类型 (例如P-型)的重掺杂半导体区34以形成p-i-n 二极管。如果需要，ρ-型和η-型区的位 置可以颠倒。面结型二极管22的半导体材料一般为硅、锗或硅和/或锗的合金。也可使用 其它半导体材料。面结型二极管22和反熔丝电介质M被连续布置在可由金属(例如钨和 /或氮化钛)形成的底导体观与顶导体26之间。反熔丝电介质M可位于二极管22上面 或下面。存储器单元可包含一次可编程(OTP)或可重写非易失性存储器单元，且可从反熔 丝、熔丝、连续布置的二极管和反熔丝、多晶硅存储效应单元、金属氮化物存储器、可变换合 成金属氮化物、碳纳米管存储器、石墨烯或其它碳可变换电阻材料、相变材料存储器、传导 桥元件或可变换聚合体存储器。例如，每个二极管22可作为存储器单元的操控元件/引导 元件(steering element)和作为电阻系数变换材料(其存储数据)的另一材料或层M与 二极管与导体之间的二极管串联。电阻系数变换材料M的电阻系数可响应于被提供在电 极或导体之间的正向和/或反向偏压被增加或减小。简要地，单元20如下操作。在初始状态，当读出电压由于反熔丝电介质M阻止电 流流动而被施加在顶导体26和底导体观之间时，非常小的电流流过面结型二极管22。顶 导体26与底导体观之间的编程电压的应用导致反熔丝材料的介质击穿，永久性地形成通 过反熔丝M的传导路径。如果二极管半导体材料最初在高电阻系数状态被形成，那么二极 管22的半导体材料也可被改变，将其改为低电阻系数状态。在编程之后，一旦应用读出电 压，较高读出电流流过顶导体26与底导体观之间。这样，编程单元就可与未编程单元区分 开来。在可替换实施例中，可以省略反熔丝电介质M。代替地，以相对高电阻系数状态 形成二极管22的多晶半导体材料，其也趋于阻止电流，如由Herner等人于2004年9月四 日提交的具有序列号10/955，549的美国专利申请“Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States，，(下文为“'549” 申 请)和由Herner等人于2005年6月8日提交的具有序列号11/148，530的美国专利申请 “"Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material”(下文为“'530”申请)所描述的，二者通过引用合并与此。编 程电压的应用降低了二极管的电阻系数状态。因此，二极管在该实施例中作为电阻系数变 换材料。
可以形成一个叠于其它顶上的两个、三个、四个或更多个存储器级(例如8个 级)从而形成单片电路三维存储器件阵列，优选形成在基底例如单晶硅片上面，且被描述 于'030专利和'549和'530申请中。二极管柱22优选具有小于IOOnm的间距(例如 78nm或更小的间距)和IOOnm或更小的直径(例如50nm或更小，比如32nm)。位于器件层下面的底电极或导体28可由减去或Damascene方法形成。在减去方 法中，传导层或膜被图案形成为间隔开的电极且然后电极之间的间隙被绝缘材料填充。在 Damascene方法中，在绝缘材料中形成凹槽，传导层或膜被形成于凹槽内并高于绝缘层，然 后平坦化传导层或膜以留下间隔开的电极在凹槽内。示出形成栅栏状电极或导体观的减去方法。如图加所示，一个或更 多个传导层40例如钨和/或氮化钛层被沉积在基底之上，且光致抗蚀剂层42施加于其上。 如图2b所示，光致抗蚀剂层42被光刻地图案形成为期望的形式。如图2c所示，蚀刻步骤 在未被蚀刻的光致抗蚀剂层42保护的地方去除一个(或多个)传导层40的部分。如图2d 所示，蚀刻之后，光致抗蚀剂层42被剥除，在其下面留下导体或电极栅栏40。栅栏40之间 的间隙被填充绝缘材料44，例如氧化硅、氮化硅或其它绝缘材料。如果需要，可通过化学机 械抛光(CMP)去除绝缘材料44的任何溢出，以在绝缘层44的被平面化的表面内暴露栅栏 40的上表面。图3a至3d图示出形成电极或导体^WDamascene方法。首先，光致抗蚀剂48被 施加于沉积的绝缘体层50例如氧化硅层上。如图4b所示，光致抗蚀剂层48被图案形成。 然后蚀刻步骤在绝缘层50内形成凹槽或沟槽52。在图3c中，在去除光致抗蚀剂层48之 后，一个或更多个传导层46 (例如钨和/或氮化钛或铜层)被沉积以填充凹槽或沟槽52。 例如通过CMP或回蚀平坦化一个或更多个传导层46，绝缘层的上表面将栅栏状导体留在凹 槽内，如图3d所示。图如示出根据本发明的一个实施例制造半导体器件例如柱形非易失性存储器单 元阵列Iio的初始状态。阵列110包含由以上关于图2或3分别描述的减去或Damascene 方法形成的多个底电极114。电极114相当于图1所示的栅栏状导体观。图4b (根据第一 实施例)和图4c (根据第二实施例)图示出在器件层下面的底电极的俯视图。在图4b中， 对角布置电极114使其相对于级水平方向具有30-60°的角度。在图如中，电极114被水 平布置。电极114可包含任何合适的传导材料，例如钨、铝、其合金等。绝缘材料116(例如 氧化硅)将电极114彼此分开。可选粘结层118被形成在电极114之上。粘结层可包含氮 化钛或氮化钨。可选反熔丝电介质层120被沉积于粘结层118之上。反熔丝电介质层120 可包含薄氧化硅或其它绝缘层。可替换地，上述另一电阻系数变换材料可替换反熔丝电介 质层。另一可选粘结层122(例如氮化钛层)被沉积于反熔丝电介质层120之上。因此，电 介质层120被夹在两个粘结层118，122之间。—个或更多个半导体层124(例如硅或锗或其合金)被形成于粘结层122之上。例 如，半导体层1 可包含下部η-型层、中间本征层和上部P-型层。P-型层可通过离子注 入P-型掺杂剂到本征层的上部内或通过在本征层上沉积被掺杂的半导体层形成。在半导 体层1 之上形成可选上部粘结剂层126，例如氮化钛层。在粘结剂层1 之上形成传导层 128(例如钨层)。最后，在传导层1 上形成硬掩模或抛光止挡件130，例如氮化钛或氮化 硅硬掩模或抛光止挡件层。
图fe呈现出在底电极之上的器件层的横截面侧视图，且图恥和5c呈现出在程序 的第一步骤之后底电极114之上的第一部件132的俯视图。在第一步骤中，在硬掩模130 上形成光致抗蚀剂层。光致抗蚀剂层被暴露和图案形成。然后光致抗蚀剂图案被用作掩模 以将硬掩模130和传导层1 蚀刻成为多个第一部件132。第一部件132被间隔134彼此 间隔开。每三个相邻的第一部件132形成等边三角形。在第一实施例中，每三个相邻第一部件(132a、132b和132c)形成于三个相邻底电 极之上，且三个相邻第一部件的每个第一部件位于不同的底电极(114a、114b和114c)之 上。根据第一实施例，多个第一部件132相对于底电极的位置的俯视图在图恥中被示出。在第二实施例中，每三个相邻第一部件中的两个(13 和132b)被形成于一个第 一底电极(114a)之上，所述三个相邻第一部件中的第三部件(132c)被形成于第三底电极 114c之上，使得第二底电极(114b)与第一底电极(114a)和第三底电极(114c)相邻且位于 第一底电极(114a)和第三底电极(114c)之间。根据第二实施例，多个第一部件132相对 于底电极的位置的俯视图在图5c中被示出。图6a至6c示出下一程序步骤。在该步骤中，氧化硅、氮化硅或多晶硅间隔件138 被形成在每个部件132上。应当注意，如果每个部件132是圆柱形的，那么其技术上只有一 个侧壁且只有一个圈或环形间隔件138被形成在部件132的侧壁周围。但是，本文中使用 的术语“间隔件”指单个环形间隔件138和在多边形部件132的不连续侧壁上形成的两个 或多个间隔件138。通过在第一部件132之上或之间沉积氧化硅、氮化硅或多晶层或膜，然 后不均勻地蚀刻氧化硅层或膜而形成间隔件138。氧化物间隔件138围绕第一部件132填充间隔134，在相邻侧壁间隔件138之间留 下不连续的间隔或空隙。如图6b (根据第一实施例的俯视图)和图6c (根据第二实施例的 俯视图)所示，沿着至少两个预定方向的在相邻第一部件132上的侧壁间隔件138彼此接 触以在侧壁间隔件之间形成完全封闭的空隙间隔。图7a至7c示出程序的下两个步骤。钨填充材料膜或层在第一部件132和间隔件 138之间或之上形成并填充空隙间隔。然后通过CMP或回蚀平坦化钨填充膜以暴露第一部 件132的上表面(即，氮化钛硬掩模)和间隔件138。平坦化将在侧壁间隔件138之间留下 多个钨填充部件142。在制造器件阵列中的该点上，图5所示的间隔134被氧化物间隔件 138或填充部件142完全填充。如果需要，在平坦化填充膜之后实施可选的切割掩模和蚀刻步骤以从器件阵列外 面的区域去除填充膜或填充部件142。在多个填充部件142之上和多个间隔开的第一部件 132之上形成光致抗蚀剂层。光致抗蚀剂层被暴露以使得暴露区域的边横断第一部件的所 有边。未被光致抗蚀剂图案覆盖的仍在器件阵列边界外面区域中的剩余填充膜或填充部件 被蚀刻掉。如果需要，可在平坦化步骤之前实施切割掩模和蚀刻步骤。图8a至8c示出程序中的下一步骤。在该步骤中，氧化物间隔件138被选择性地蚀 刻掉，留下被间隔开的第一部件132和填充部件142。通过可选择性地蚀刻第一部件132的 氮化钛或氮化硅之上的或填充部件142的钨之上的氧化硅的任何选择性的湿或干蚀刻可 以选择性地蚀刻间隔件138。例如，可以使用HF各向同性的湿蚀刻。如图8b (第一实施例 的俯视图)和图8c(第二实施例的俯视图)所示，由于去除了氧化物间隔件，第一部件132 与填充部件142之间的间距相比于单独第一部件之间的间距被增加。
如图9a所示，使用第一部件132和填充部件142作为掩模蚀刻器件层118、120、 122和124以形成多个柱112。如图9b和图9c所示，多个柱112包含具由第一部件132限 定的第一形状的多个第一柱152和具有由填充部件142限定的第二形状的多个第二柱162。 第二形状可与第一形状相同或不同。在一些实施例中，第一柱152可具有圆形横截面和第 二柱可具有带有圆角的三角形横截面。每个第一柱和第二柱可为柱形器件112。例如，每个 器件包含与反熔丝电介质串联的p-i-n 二极管，如关于图1所描述的。在第一实施例中，如图9b所示，包含一个第一柱152和两个第二柱16h、162b的 三个相邻柱的单元沿着相同底电极114重复。三个相邻第一柱15加、152b、152c形成等边 三角形。六个第二柱162c至16 以六角形结构围绕每个第一柱152c。三个第一柱152a、 152bU52c以等边三角形构造围绕每个第二柱162c。相邻第一柱152c之间的第一距离Dl 优选大于两个相邻第二柱162之间的第二距离D2。在第二实施例中，如图9c所示，第一柱152(例如15^i、152b和152c)以每两个相 邻第一柱15加、15 之间的第一距离Dl位于第一底电极(11 或114c)之上。第二柱162 以两个相邻第二柱之间的第二距离D2位于第二底电极(114b或114d)之上。第二距离优 选小于第一距离。三个相邻第一柱15加、152b、152c形成等边三角形。六个第二柱16 至 162g以六角形结构围绕每个第一柱152d。三个第一柱15加、152b、152c以等边三角形构造 围绕每个第二柱16加。柱器件112之间的间隔被填充间隙填充绝缘材料(例如氧化硅)以使器件112彼 此绝缘。填充绝缘材料的间隙可通过CMP或回蚀平坦化。第一部件132和填充部件142既可以被保留在成品器件内，也可以在形成柱器件 112后被去除。例如，传导第一部件132和填充部件142可以被保留为与器件112的上部接 触。然后图1中所示的上部导体或电极沈被形成为与第一部件132和填充部件142接触。 图IOa示出其横截面图。可替换地，第一部件132和填充部件142可以在形成上部导体或电 极26之前被去除。上部导体或电极沈可由上述关于图2或图3描述的减去或Damascene 程序形成。根据图IOb所示的第一实施例，上部电极沈和底电极114在彼此相差约60度 的方向上延伸(例如，上部电极和底电极都是斜的)。如图IOc所示，根据第二实施例，上部 电极沈垂直于底电极114延伸。图Ila至Ilc图示了根据可替换实施例的程序的步骤。可替换实施例包含在形成 侧壁间隔件138的步骤之后和在用多个填充部件填充侧壁间隔件之间的间隔的步骤之前 去除第一部件132。然后通过选择性的蚀刻、使间隔件138彼此间隔开去除第一部件132， 如图Ila所示。如果第一部件132由无定形碳形成，那么可以使用灰化(ashing)来去除它 们。图lib和图Ilc示出该程序的下两个步骤。在间隔件138之间形成钨填充材料 膜或层，填充最初被第一部件132和间隔件134占据的间隔。可替换地，可以取代使用具 有不同于间隔件材料的蚀刻特性的绝缘填充材料膜或层，例如氧化硅、氮化硅、氧氮化硅、 无定形碳。然后通过CMP或回蚀来平坦化钨填充膜从而暴露间隔件138的上表面，导致损 失钨填充膜大约200至大约400 A，例如大约300 A至大约500 A的钨填充膜。平坦化在间 隔件138之间留下多个钨填充部件142。在程序的此点处的填充部件142的厚度介于大约 1500人和大约1700 A之间。填充部件142可包含具有被第一部件132限定的第一形状的第一填充部件142a，和具有被位于如图6所示的侧壁间隔件之间的空隙间隔140限定的第 二形状的第二填充部件142b。如果第一部件132具有圆柱形形状，那么填充先前被第一部 件132占据的间隔的第一填充部件14 也具有圆柱形形状，且填充间隙140的第二填充部 件142b具有带有圆角的大体三角形形状。图Ilc示出程序的下一步骤。在该步骤中，间隔件138被选择性地蚀刻掉，留下间 隔开的填充部件14h、142b。可以通过能选择性地蚀刻填充部件142的钨材料之上的氧化 硅或氮化硅间隔件138的任何选择性的湿或干蚀刻来选择性地蚀刻间隔件138。例如，可以 使用HF各向同性湿蚀刻。然后多个第一和第二填充部件可被用作掩模使用上述方法蚀刻 至少一个器件层。上述第一实施例和第二实施例均可使用该替换性方法。已经描述了第一存储器级的形成。可在该第一存储器级上面形成另外的存储器级 以形成单片电路三维存储器件阵列。在一些实施例中，存储器级之间可共享导体；即顶导 体将用作下一存储器级的底导体。在其它实施例中，在第一存储器级上面形成级间绝缘体 (未示出)，其表面被平坦化，且第二存储器级的结构开始于该被平坦化的级间绝缘体，没 有共享的导体。单片电路三维存储器件阵列是多个存储器级被形成在单个基底(例如晶片)上面 而没有插入基底的阵列。形成一个存储器级的层被直接沉积或生长在现有一个或多个级的 层之上。相反，堆栈存储器是通过在分开的基底上形成存储器级且在彼此的顶上粘合存储 器级被构造的，例如Leedy的美国专利第5，915，167号，“Three dimensional structure memory ”。基底可以在结合前被变薄或被从存储器级去除，但是由于存储器级最初在分开的 基底之上形成，此类存储器不是真的单片电路三维存储器件阵列。在基底上面形成的单片电路三维存储器件阵列至少包含在基底上面以第一高度 形成的第一存储器级和以不同于第一高度的第二高度形成的第二存储器级。在此多个级的 阵列中可以在基底上面形成三个、四个、八个或甚至任意数量的存储器级。在整个说明书中，一层被描述为在另一层“上面”或“下面”。应当理解这些术语描 述层和元件相对于它们所形成于其上的基底的位置，在大多数实施例中该基底为单晶硅片 基底；当一个部件离晶片基底更远时其在另一个上面，且当其更近时在另一个下面。虽然明 显晶片或模(die)可以在任何方向上旋转，但是在晶片或模上的第一部件的相对取向将不 会改变。此外，故意未按比例示出附图，且其只是代表性的层和被处理的层。已经以图示的方式描述了本发明。应当理解已经使用的术语只意图使用词语的本 意而非限制。鉴于以上教导，本发明的许多修改和变体是可能的。因此，本发明可在所附权利要 求的范围内以除了被具体描述的方式之外的方式被实施。
权利要求
1.一种制造器件的方法，其包含 在基底上形成至少一个器件层；在所述器件层之上形成多个间隔开的第一部件，其中每三个相邻的第一部件形成等边 三角形；在所述第一部件上形成侧壁间隔件；使用多个填充部件填充所述侧壁间隔件之间的间隔；选择性地去除所述侧壁间隔件；以及至少使用所述多个填充部件作为掩模蚀刻所述至少一个器件层。
2.根据权利要求1所述的方法，其中选择性地去除所述侧壁间隔件的步骤留下被彼此间隔开的所述第一部件和所述填充 部件；以及蚀刻所述至少一个器件层的步骤包含使用所述第一部件和所述填充部件作为掩模蚀 刻所述至少一个器件层。
3.根据权利要求1所述的方法，其进一步包含在形成侧壁间隔件的步骤之后且在使用 多个填充部件填充所述侧壁间隔件之间的间隔的步骤之前选择性地去除所述第一部件。
4.根据权利要求3所述的方法，其中选择性地去除所述侧壁间隔件的步骤留下被彼此间隔开的所述多个填充部件；以及 蚀刻所述至少一个器件层的步骤包含使用所述多个填充部件作为掩模蚀刻所述至少 一个器件层。
5.根据权利要求1所述的方法，其中蚀刻所述至少一个器件层的步骤形成具有第一 形状的多个第一柱和具有第二形状的多个第二柱，所述第二形状与所述第一形状相同或不 同。
6.根据权利要求1所述的方法，其进一步包含 在所述器件层下方形成多个栅栏状底电极。
7.根据权利要求6所述的方法，其中每三个相邻第一部件形成在三个相邻底电极之上；以及 所述三个相邻第一部件的每个第一部件位于不同的底电极之上。
8.根据权利要求7所述的方法，其进一步包含在蚀刻的所述器件层之上形成多个栅栏 状上部电极，其中所述上部电极和所述底电极在彼此相差大约60度的方向上延伸。
9.根据权利要求7所述的方法，其中蚀刻所述至少一个器件层的步骤形成包含第一柱和第二柱的图案，其中所述第一柱具 有圆形横截面并且所述第二柱具有带圆角的三角形横截面；包含一个第一柱和两个第二柱的三个柱的单元沿着相同底电极重复；三个相邻第一柱形成等边三角形；六个第二柱以六边形结构围绕每个第一柱；以及三个第一柱以等边三角形结构围绕每个第二柱。
10.根据权利要求6所述的方法，其中每三个相邻第一部件中的两个被形成在一个第一底电极之上； 所述三个相邻第一部件中的第三部件被形成在第三底电极之上，以使得第二底电极邻近所述第一底电极和所述第三底电极且位于所述第一底电极和所述第三底电极之间。
11.根据权利要求10所述的方法，其进一步包含在所述器件层之上形成多个栅栏状上 部电极，其中所述上部电极垂直于所述底电极延伸。
12.根据权利要求10所述的方法，其中蚀刻所述至少一个器件层的步骤形成包含第一柱和第二柱的图案，其中所述第一柱具 有圆形横截面并且所述第二柱具有带圆角的三角形横截面；所述第一柱位于第一底电极之上，且每两个相邻第一柱之间具有第一距离； 所述第二柱位于第二底电极之上，且每两个相邻第二柱之间具有第二距离，所述第二 距离小于所述第一距离；所述三个相邻第一柱形成等边三角形；六个所述第二柱以六边形结构围绕每个第一柱；以及三个所述第一柱以等边三角形结构围绕每个第二柱。
13.根据权利要求1所述的方法，其中在相邻第一部件上的所述侧壁间隔件沿至少两 个预定方向彼此接触以形成位于所述侧壁间隔件之间的完全被包围的间隙间隔，且所述填 充部件填充所述间隙间隔。
14.根据权利要求1所述的方法，其中 所述器件包含多个非易失性存储器单元；以及每个所述非易失性存储器单元包含作为操控元件和储存元件的柱状二极管。
15.根据权利要求14所述的方法，所述非易失性存储器单元的类型选自以下至少一 种反熔丝、熔丝、串联布置的二极管和反熔丝、多晶硅存储效应单元、金属氧化物存储器、 可变换合成金属氧化物、碳纳米管存储器、石墨烯或其它碳可变换电阻材料、相变材料存储 器、导电桥元件或可变换聚合体存储器。
16.一种制造柱状非易失性存储器件阵列的方法，其包含 在基底之上形成多个底电极；在所述多个底电极之上形成至少一个半导体器件层；在所述至少一个半导体器件层之上形成多个间隔开的第一部件，其中每三个相邻第一 部件形成等边三角形；在所述多个间隔开的第一部件上形成侧壁间隔件； 在所述多个间隔开的第一部件之上和之间形成填充膜；平坦化所述填充膜以暴露所述多个间隔开的第一部件的上部和所述侧壁间隔件的上 部，从而留下位于所述侧壁间隔件之间的多个填充剂部件； 选择性地去除所述侧壁间隔件；至少使用所述多个填充部件作为掩模蚀刻所述至少一个半导体器件层，以形成包含非 易失性存储器单元的多个柱状二极管；以及形成接触所述多个非易失性存储器单元的多个上部电极。
17.根据权利要求16所述的方法，其中选择性地去除所述侧壁间隔件的步骤留下被彼此间隔开的所述第一部件和所述填充 部件；以及蚀刻所述至少一个半导体器件层的步骤包含使用所述多个第一部件和所述多个填充部件作为掩模蚀刻所述至少一个半导体器件层。
18.根据权利要求16所述的方法，其进一步包含在形成侧壁间隔件的步骤之后且在形 成填充膜的步骤之前选择性地去除所述第一部件。
19.根据权利要求18所述的方法，其中选择性地去除所述侧壁间隔件的步骤留下被彼此间隔开的所述多个填充部件；以及 蚀刻至少一个半导体器件层的步骤包含使用所述多个填充部件作为掩模蚀刻所述至 少一个半导体器件层。
20.根据权利要求16所述的方法，其中 每三个相邻第一部件形成在三个相邻底电极之上；所述三个相邻第一部件的每个第一部件位于不同的底电极之上；以及 所述上部电极和所述底电极在彼此相差大约60度的方向上延伸。
21.根据权利要求16所述的方法，其中每三个相邻第一部件中的两个被形成在一个第一底电极之上； 所述三个相邻第一部件中的第三个第一部件被形成在第三底电极之上，以使得第二 底电极邻近所述第一底电极和所述第三底电极且在所述第一底电极和所述第三底电极之 间；所述上部电极垂直于所述底电极延伸。
22.—种器件，其包含位于基底之上的多个底电极； 位于所述多个底电极之上的多个间隔开的柱；以及 与所述多个柱接触的多个上部电极； 其中每三个相邻柱形成等边三角形； 每个柱包含半导体器件；以及所述多个柱包含具有第一形状的多个第一柱和具有不同于所述第一形状的第二形状 的多个第二柱。
23.根据权利要求22所述的器件，其中 三个相邻第一柱形成所述等边三角形； 六个第二柱以六边形结构围绕每个第一柱；以及 三个第一柱以等边三角形结构围绕每个第二柱。
24.根据权利要求23所述的器件，其中每三个相邻第一柱位于三个相邻底电极之上； 所述三个相邻第一柱的每个第一柱位于不同的底电极之上； 所述上部电极和所述底电极在彼此相差大约60度的方向上延伸；以及 包含一个第一柱和两个第二柱的三个柱的单元沿着相同底电极重复。
25.根据权利要求23所述的器件，其中每三个相邻第一柱中的两个位于一个第一底电极之上；所述三个相邻第一柱中的第三柱位于第三底电极之上，以使得第二底电极邻近所述第 一底电极和所述第三底电极且位于所述第一底电极和所述第三底电极之间；所述上部电极垂直于所述底电极延伸；所述第一柱位于所述第一底电极之上，且每两个相邻第一柱之间具有第一距离；以及 所述第二柱位于所述第二底电极之上，且每两个相邻第二柱之间具有第二距离，所述 第二距离小于所述第一距离。
26.根据权利要求23所述的器件，其中所述第一柱具有圆形横截面并且所述第二柱具 有带圆角的三角形横截面。
27.根据权利要求22所述的器件，其中每个柱包含半导体二极管操控元件和非易失性 存储器储存元件。
全文摘要
本发明涉及一种制造半导体器件的方法，其包括在基底上形成至少一个器件层，在器件层之上形成多个间隔开的第一部件，其中每三个相邻的第一部件形成等边三角形，在第一部件上形成侧壁间隔件，使用多个填充部件填充侧壁间隔件之间的间隔，选择性地去除侧壁间隔件，以及使用至少多个填充部件作为掩模蚀刻至少一个器件层。一种器件包含位于基底之上的多个底电极，位于多个底电极之上的多个被间隔开的柱，以及与多个柱接触的多个上部电极。每三个相邻柱形成等边三角形，且每个柱包含半导体器件。多个柱包含具有第一形状的多个第一柱和具有不同于第一形状的第二形状的多个第二柱。
文档编号H01L27/102GK102077317SQ200980125461
公开日2011年5月25日 申请日期2009年6月25日 优先权日2008年6月30日
发明者R·E·斯科尔林, 王俊明, 陈韵庭 申请人:桑迪士克3D公司