专利名称：集成电路结构的制作方法
技术领域：
本发明涉及一种集成电路结构，且特别涉及一种在芯片的不同区域中有不同电容 绝缘层的金属-绝缘层-金属(MIM)电容器的结构及制造方法。
背景技术：
金属-绝缘层-金属(MIM)电容器已被广泛地使用于功能性电路中，例如混合 信号电路(mixed signal circuits)、模拟电路、射频(RF)电路、动态随机存取存储器 (DRAM)、嵌入式动态随机存取存储器(embedded DRAM)及逻辑操作电路。在系统单芯片 (system-on-chip)的应用中，必须将用于不同功能性电路的不同的电容器整合于同一芯片 中，以作不同用途。例如，在混合信号电路中，电容器作为去耦电容及高频噪声过滤器。用 于动态随机存取存储器电路及嵌入式动态随机存取存储器电路时，电容器用于记忆存储； 当用于射频电路时，电容器用于振荡器及位相偏移网络(phase-shift network)中，以作耦 合及/或旁路(bypassing)的用途。用为微处理器时，电容用于去耦(decoupling)。传统 将这些电容器结合在同一芯片中的方法，为将这些不同的电容器制造于不同的金属层中。若将不同功能的电容器形成于不同金属层中，这些电容器可能需在不同操作电压 下工作。例如，当作为去耦电容时，电容器需能够承受高电压。因此，需要较厚的电容绝缘 层。另一方面，在动态随机存取存储器中，其操作电压较低，因而需要较小的电容器以增加 动态随机存取存储胞的密度。因此，需要较薄的电容绝缘层。然而，传统的电容器整合工艺有其缺陷。若将不同功能的电容器形成于不同膜层 中，一金属层中的电容器需使用其自身的工艺来制造，而无法与其他在不同膜层中的电容 器共用工艺。例如，在一金属层中的底部电极、绝缘层及顶部电极需各自与不同膜层的其他 电容器的底部电极、绝缘层及顶部电极分开制造。因此，显著增加了制造成本及工艺复杂度。
发明内容
为了解决现有技术的问题，依照本发明一实施例所提供的一种集成电路结构，包 括一芯片，含有一第一区域及一第二区域；一第一金属_绝缘层-金属(MIM)电容器，位于 该第一区域中，其中该第一金属-绝缘层_金属电容器，包含一第一底部电极；一第一顶 部电极，位于该第一底部电极上；及一第一电容绝缘层，邻接(adjoining)该第一底部电极 及该第二底部电极且位于其间；以及一第二金属_绝缘层_金属电容器，位于该第二区域中 且实质上与该第一金属_绝缘层_金属电容器同一层级，其中该第二金属_绝缘层_金属 电容器，包含一第二底部电极；一第二顶部电极，位于该第二底部电极上；及一第二电容 绝缘层，邻接(adjoining)该第二顶部电极及该第二底部电极且位于其间，其中该第一电 容绝缘层及该第二电容绝缘层不同。依照本发明又一实施例所提供的一种集成电路结构，包括一芯片，含有一第一 区域及一第二区域；一层间介电层，自该第一区域延伸至该第二区域；一第一金属_绝缘层-金属电容器，位于该第一区域及该层间介电层中，其中该第一金属-绝缘层-金属电容器，包含一第一底部电极一第一顶部电极，位于该第一底部电极上；及一第一电容绝缘 层，邻接(adjoining)该第一底部电极及该第一顶部电极且位于其间；一第二金属-绝缘 层-金属电容器，位于该第二区域及该层间介电层中，其中该第二金属_绝缘层_金属电容 器实质上与该第一金属_绝缘层_金属电容器同一层级，其中该第二金属_绝缘层_金属电 容器，包含一第二底部电极；一第二顶部电极，位于该第二底部电极上；及一第二电容绝 缘层，邻接(adjoining)该第二底部电极及该第二顶部电极且位于其间，其中该第一电容 绝缘层的厚度较该第二电容绝缘层厚；以及一浅沟槽隔离区域，直接位于该第一金属-绝 缘层_金属电容器下方，且较该第一金属_绝缘层_金属电容器具有更大的面积，其中一部 分的第二金属_绝缘层_金属电容器实质上未位于该浅沟槽隔离区域的下方。借由整合不同功能区域电容器，减少了形成多种功能性电容器的工艺及复杂度。 另一方面，也改善了电容器的可靠度及所需使用的芯片面积。为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施 例，并配合所附附图，作详细说明如下
图1至图4显示为本发明的各种实施例，其中在各种不同功能性区域中的电容器 具有不同的电容绝缘层。图5至图8显示为本发明一实施例的工艺于各种中间阶段的剖面图。其中，对附图标记说明如下10 芯片12 基材15 层间介电层17 层间介电层22 底部电容电极层24 顶部电极层30! 绝缘层60 掩模100、200、300 电路区域102 电容器104 浅沟槽隔离106 接触插塞108 多晶硅条带110 硅化物112 接触蚀刻停止层119 开口 122 底部电极124 顶部电极130、130”1302 电容绝缘层134 接触点144、146 铜层148 底部电极150 顶部电极1521,1522 电容绝缘层202 电容器204 浅沟槽隔离206 接触插塞207 晶体管208 栅极209 阱区210 硅化物219 开口
222 底部电极224 顶部电极23OJ3O1 电容绝缘层242 电容器248 底部电极250 顶部电极252 电容绝缘层306 接触插塞308 栅极
具体实施例方式本发明接下来将会提供许多不同的实施例以实施本发明中不同的特征。各特定实 施例中的组成及配置将会在以下作描述以简化本发明。这些为实施例并非用于限定本发 明。可知的是，在系统单芯片(SoC)的应用中，不同功能区域(电路)，例如混合信号 区域、模拟区域、射频区域、动态随机存取存储器区域(DRAM)、逻辑区域及静态随机存取存 储器区域(SRAM)需要不同功能的电容器。为了减少制造成本及工艺复杂度，可在同一层 级(level)上(例如在同一金属层中)同时制造这些电容器。因此，在这些电容器中的 绝缘层均具有相同的厚度，且均由相同材料形成。然而，这会造成两难的局面。例如，为 了适用于信号混合区域、模拟区域或其类似区域中所需的高电压，去耦电容(decoupling capacitor)需要较厚的绝缘层。然而，较厚的电容绝缘层会使芯片单位面积所具有的电容 量(capacitance)较小。因此高密度的动态随机存取存储器会被迫覆盖较大的芯片区域。 反之，为了适用于动态随机存取存储器的电容所需的高密度，需具有较薄的电容绝缘层。然 而，绝缘层的厚度缩减也代表可能会牺牲电容器在混合信号区域及模拟区域的可靠度。为了解决上述的困境，在此提供一种用以整合不同功能的金属_绝缘层_金属电 容器于同一系统单芯片上的新颖整合工艺及其相对应的结构。公知的金属_绝缘层_金 属电容器可具有堆叠结构的电容器，例如，包含底部电极、顶部电极及位于两者之间的绝缘 层。本发明在此也举例示范实施例的各种工艺阶段。在本发明所举例的各种图示的实施例 中，相同的参考号码表示为相似的元件。图1显示为本发明的一实施例。提供一具有系统单芯片(system-on-chip ；SoC) 建置于其中的半导体芯片10。芯片10含有区域100、区域200及区域300。在一实施例中， 区域100可为混合信号区域、模拟区域、射频区域或前述的组合。区域200可为动态随机存 取存储器(DRAM)区域。区域300可为具有核心(逻辑)装置的逻辑区域、静态随机存取存 储器(SRAM)区域或同时包含逻辑及静态随机存取存储器(SRAM)电路的混合区域。芯片10 包含基材12，其扩展(expand through)至区域100、200及300。基材12可为硅基材或含 其他半导体材料的基材，例如第III族、第IV族及/或第V族元素。膜层15及17为层间 介电层(ILD)。电容器102形成于区域100中。浅沟槽隔离(STI)区域104形成于基材12中， 且与电容器102垂直地重叠，其中浅沟槽隔离区域104的面积较佳大于电容器102的面积 (虽然也有可能为相等或较小)。在一实施例中，浅沟槽隔离区域104完全与其上方的电容 器102垂直地重叠，及可在水平方向上(与基材表面平行的方向上)扩展超过电容器102 的边缘。在其他实施例中，浅沟槽隔离区域104的面积较电容器102面积的90%大。在一 实施例中，电容器102形成于层间介电层17中，此层间介电层17低于底部金属化层(通称为Ml)。需注意的是，层间介电层17可为晶体管的栅极208及308形成于其中的介电 层。在此例子中，电容器102连接至接触插塞106，此接触插塞106可由钨形成。多晶硅条 带(polysilicon strip) 108形成于区域100中。硅化物110由硅化工艺形成在多晶硅条 带108上。接触蚀刻停止层112形成在硅化物110上。多晶硅条带108、硅化物110、及接 触蚀刻停止层112可同时形成，且因此各自包含与栅极208及308、栅极硅化物及源极(或 漏极)硅化物、及区域200、300中的接触蚀刻停止层相同的材料。同样地，在此所述的接触 插塞106、206及306可使用相同的材料同时形成。值得注意的是，电容器102中的底部电 极122可通过接触插塞106及硅化物110与顶部电极124形成内连线。因此，电容器102 可作为一单一的电容器。在此说明书中，底部电极122及其他底部电极及顶部电极可由氮 化钛(TiN)或钛与氮化钛、氮化钽、钨、氮化钨、钌、铱或 钼的结合形成。通常，可使用低电阻 材料。电容器202形成于区域200的层间介电层17中，且可作为静态随机存取存储单元 (DRAM cell)的存储电容。底部电极122及222可同时形成，并因此具有相同厚度及由相同 导电材料形成。另外，顶部电极124及224可同时形成，并因此具有相同厚度及由相同导电 材料形成。电容器102、202包含垂直部分(侧壁部分)及水平部分(底部部分)，并因此也称 为立体(3D)电容。这是由于电容器101及202不仅只沿着平行于基材12顶部表面延伸，也 沿着垂直于基材12顶部表面延伸。有益于增加芯片每单位面积的电容量(capacitance)。或者，在另一实施例中，电容器102、202形成于高于层间介电层的膜层中，例如， 在任何公知的金属层间介电层(IMD)中，其普遍认知为用以形成金属线及通孔于其中的介 电层。另外，金属层间介电层较金属化层Ml高。然而，有益的是，电容器102、202形成于层 间介电层17中，一部分是为了改善动态随机存取存储单元的效能。电容器102可作为混合 信号电路、模拟电路及/或射频电路的电容器。因为层间介电层17靠近基材12，且基材12 的信号漏失较高，传统上不希望电容器102形成于层间介电层17中。然而，在本发明的实 施例中，浅沟槽隔离104直接形成于电容器102下方，并因此减少信号漏失，使电容器102 就算形成在层间介电层17中也不会漏失过多的信号。另一方面，一部分的电容器202(例 如大于约20%或甚至达50% )实质上并不会直接位于浅沟槽离区域的下方。在本发明的一实施例中，如图1所示，电容器102包含电容绝缘层，邻接底部电极 122及顶部电极124且位于其间。除非特别声明，绝缘层130及其他在此说明书所述的绝 缘层可包含二氧化硅、氮化硅(Si3N4)、氧化铝、氮氧硅铪(HfSiON)、氧化钽(Ta2O5)、氧化锆 (ZrO2)、氧化铪(HfO2)、氧化钛(TiO2)、钛酸锶钡(barium strontium titanate oxide ；BST) 及前述的组合。电容器202包含电容绝缘层230，邻接底部电极222及顶部电极224且位 于其间。每个电容绝缘层130均包含膜层UO1及1302，其中膜层UO1与电容绝缘层230同 时形成，并因此包含与电容绝缘层230相同的厚度及材料。然而，电容器202未包含任何与 膜层1302同时形成的膜层。因此，具有两介电层相互堆叠的电容器102，具有较高的击穿电 压，及因此具有较佳的可靠度。既然施予电容器102的电压通常较高，例如，当作为去耦电 容时，使用底部电极122及顶部电极124其中之一连接至电源电压(VDD)且另一电极连接 至接地电压(VSS)。在图1中，虚线134显示为一接触点，连接顶部电极124至Ml金属线。 在此例子中，Ml金属线可为电源(VDD)电源线或接地(VSS)电源线。另一方面，每个电容器202仅具有一个介电层，及因此可容忍低于电容器102的操作电压，因此适于低电压的应用。当电容绝缘层较薄时，电容器202具有较高的单位面积电 容量。既然动态随机存取存储器(DRAM)阵列需要包含许多存储电容，增加单位面积的电容 量有益于增加动态随机存取存储器(DRAM)阵列的密度。再一次的，区域300可为具有核心 (逻辑)装置的逻辑区域、静态随机存取存储器(SRAM)区域或同时包含逻辑及静态随机存 取存储器电路的结合区域。在图1中，电容绝缘层UO1及1302均自电容102的其中之一延伸至另一个电容 102。图2显示为本发明的另一实施例，其中图1及图2中相似的元件使用相同的参考数字。 除了电容器102的电容绝缘层UO1彼此分开，图2所示的实施例近似于实施例1。换句话 说，两个电容器102各自的绝缘层UO1被限制在相对的冠状区域(杯型的凹陷)内。然而， 电容器102的电容绝缘层1302直接穿越一部分的层间介电层107以形成连续的区域。图1 及图2所示的实施例可适用于各种情况，以适于各种材料。图3显示为本发明的另一实施例。在此条件下，电容器142及242可形成于任何 金属层中且介于两邻近的铜层144、146之间，其中金属层的范围可介于底部金属层(图1 及图2中显示为Ml)至顶部金属层(Mtop，在此未显示)。相同地，底部电极148及248为 同时形成，并因此由相同材料形成。另外，顶部电极150及250为同时形成，并因此由相同 材料形成。在一实施例中，电容器142包含电容绝缘层152 (称为1522)，与底部电极 148及顶部电极150相接触且位于其间。电容器242包含电容绝缘层252，与底部电极248 及顶部电极248相接触并位于其间。电容器152包含膜层152i及膜层1522，其中膜层1522 与电容绝缘层252同时形成。然而，电容器242未包含任何与电容绝缘层152i同时形成的 电容绝缘层。电容器142及242称为平面(2D)电容，因为其仅沿着平行于基材12顶部表 面的方向延伸(未考虑电容器142及242的厚度)。图4显示为本发明的又一实施例。其中图1及图4中相似的元件为以相同的参考 符号表示。在图4中，仅形成电容绝缘层130来取代前述于电容器102形成的电容绝缘层 13(^及1302，且电容绝缘层130与电容绝缘层230具有不同厚度且由不同材料形成。在本 发明所述的实施例中，当电容绝缘层130及230包含至少一种不同的材料，或其内至少一次 层(sub layer)的厚度不同，则表示为彼此不相同的电容绝缘层。换句话说，除非电容绝缘 层具有相同的厚度及由相同的材料形成，否则揭示不相同的。因此，在图1及图4所讨论的 膜层中，在区域100及200中的电容绝缘层不同。当在区域100及200中的电容绝缘层彼此不同时，可依电容器各自的形态来决定 其所需的绝缘层，并因此可在不牺牲电容器的可靠度(对于电压的耐久度)的条件下，最小 化芯片所覆盖的区域。特别有益的是，既然动态随机存取存储器(对于其庞大的数量)及 去耦电容器可能需要占据大量的芯片区域，因此能够依自身需求决定电容器100、200的绝
缘层是非常重要的。此外，除了前述的双介电层电容器，也可形成三介电层电容器。例如，区域100可包含混合信号区域及射频区域，且混合信号区域及射频区域中的电容器可抵抗不同的电 压。因此，于区域100中形成两种形态的电容器，其中区域100中的两种形态的电容器彼此 不相同，且可能或不与区域200中的电容绝缘层相同。以现有的例图讨论，当电容绝缘层的 厚度及形成材料不同时，代表不同的电容绝缘层。因此，在三绝缘层电容器的图示及多绝缘 层电容器的图示、或更多绝缘层电容器中，不同电容器的绝缘层可互相组合以简化工艺步骤。然而，至少可结合不同电容器中的顶部电极及底部电极的工艺。图5至图8显示为形成图2所示的实施例的工艺于各种中间阶段时的剖面图。参 见图5，晶体管207形成于阱区209中。也形成浅沟槽隔离区104，例如与浅沟槽隔离区204 同时形成。接着，形成栅极208及多晶硅条带108，接着形成硅化物110及210。接着形成 接触插塞106及206。形成第一层间介电层15，接着形成及图案化第二层间介电层17。再 接着形成开口 119及219。在一实施例中，底部电容电极层22及第一绝缘层SO1为毯覆式沉积。绝缘层SO1可 包含高介电常数介电材料，例如二氧化钛、氧化铪(HfO2)、氧化铝(Al2O3)、氧化锆(ZrO2)及 /或其类似物，且可使用原子层沉积(ALD)或其他可行方法形成。进行化学机械研磨(CMP) 工艺以移除直接位于层间介电层17上的底部电容电极层22及第一绝缘层30lt)进行化学 机械研磨(CMP)工艺后的结构如图6所示。此化学机械研磨工艺可由以光致抗蚀剂(未显 示)填满开口 119及219来帮助进行，并随后在光致抗蚀剂及膜层22及SO1上进行化学机 械研磨工艺，因此直接位在层间介电层17上的膜层的任何部分均被研磨。接着移除开口 119及219中的剩余光致抗蚀剂。在另一实施例中，在形成绝缘层SO1前，进行化学机械研 磨工艺，并因此在最终结构中，直接位于层间介电层17上的部分的绝缘层SO1仍保留着。此 对应的实施例显示于图1。在图7中，形成掩模60以覆盖区域100，因此可以例如湿蚀刻工艺将区域200的 2301膜层蚀刻移除。接着，如图8所示，移除掩模60及形成一绝缘层(在区域100中称为 1302，在区域200中称为2302)。绝缘层130也可包含高介电常数材料，例如二氧化钛、氧化 铪、氧化铝、氧化锆及/或其类似物，其材料及厚度可不同于绝缘层130i。接着，沉积顶部电 极层24并将其图案化。本发明实施例具有多种优点。借由整合不同功能区域电容器，减少了形成多种功 能性电容器的工艺及复杂度。另一方面，也改善了电容器的可靠度及所需使用的芯片面积。虽然本发明已以数个优选实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰。此外，本发 明的范围不限定于现有或未来所发展的特定程序、机器、制造、物质的组合、功能、方法或步 骤，其实质上进行与依照本发明所述的实施例相同的功能或达成相同的结果。因此，本发明 的保护范围当视所附的权利要求所界定的范围为准。此外，每个权利要求建构成一独立的 实施例，且各种权利要求及实施例的组合均介于本发明的范围内。
权利要求
一种集成电路结构，包括一芯片，含有一第一区域及一第二区域；一第一金属-绝缘层-金属电容器，位于该第一区域中，其中该第一金属-绝缘层-金属电容器，包含一第一底部电极；一第一顶部电极，位于该第一底部电极上；及一第一电容绝缘层，邻接该第一顶部电极及该第一底部电极且位于其间；以及一第二金属-绝缘层-金属电容器，位于该第二区域中且实质上与该第一金属-绝缘层-金属电容器同一层级，其中该第二金属-绝缘层-金属电容器，包含一第二底部电极；一第二顶部电极，位于该第二底部电极上；及一第二电容绝缘层，邻接该第二顶部电极及该第二底部电极且位于其间，其中该第一电容绝缘层及该第二电容绝缘层不同。
2.如权利要求1所述的集成电路结构，其中该第一电容绝缘层与该第二电容绝缘层的 厚度不同。
3.如权利要求2所述的集成电路结构，其中该第一电容绝缘层及该第二电容绝缘层包 含不同材料。
4.如权利要求1所述的集成电路结构，其中该第一电容绝缘层包含相互堆叠的一第 一层及一第二层，且该第二电容绝缘层含有一厚度与该第一层相同且由相同材料形成的膜 层，且其中该第二电容绝缘层未包含任何厚度及材料与该第二层相同的膜层。
5.如权利要求4所述的集成电路结构，还包含一第三金属_绝缘层_金属电容器，位于 该第一区域中且邻近于该第一金属_绝缘层_金属电容器，其中该第三金属_绝缘层_金 属电容器，包含一第三底部电极，与该第一底部电极相连接；一第三顶部电极，位于该第三底部电极上且与该第一顶部电极相连接；及一第三电容绝缘层，位于该第三底部电极及该第三顶部电极之间，其中该第三电容绝 缘层及该第一电容绝缘层的该第一层形成一连续层。
6.如权利要求5所述的集成电路结构，其中该第三金属_绝缘层_金属电容器还包含 一与该第三电容绝缘层堆叠在一起的第四电容绝缘层，该第四电容绝缘层的厚度该第二层 相同且由相同材料形成，且其中该第四电容绝缘层及该第二电容绝缘层彼此未连接。
7.如权利要求5所述的集成电路结构，其中该第三金属_绝缘层_金属电容器还包含 一与该第三电容绝缘层堆叠在一起的第四电容绝缘层，该第四电容绝缘层的厚度该第二层 相同且由相同材料形成，且其中该第四电容绝缘层及该第二电容绝缘层相连接以形成一连 续层。
8.如权利要求4所述的集成电路结构，其中该第一区域基本上择自下列区域所组成的 族群混合信号区域、模拟区域及射频区域，且其中该第二区域为一动态随机存取存储器区 域，其以该第二金属_绝缘层_金属电容器作为一存储电容。
9.如权利要求1所述的集成电路结构，其中该第一金属_绝缘层_金属电容器及该 第二金属_绝缘层_金属电容器为在一层间介电层中，且其中该集成电路结构还包含一浅沟槽隔离区域，直接位于该第一金属-绝缘层-金属电容器下方且实质上具有较该第一金 属-绝缘层-金属电容器更大的面积。
10.如权利要求1所述的集成电路结构，其中该第一金属-绝缘层-金属电容器及该第 二金属-绝缘层-金属电容器为立体电容器。
11.如权利要求1所述的集成电路结构，其中该第一金属-绝缘层-金属电容器及该第 二金属-绝缘层-金属电容器为平面电容器。
12.—种集成电路结构，包括一芯片，含有一第一区域及一第二区域；一层间介电层，自该第一区域延伸至该第二区域；一第一金属_绝缘层_金属电容器，位于该第一区域及该层间介电层中，其中该第一金 属-绝缘层-金属电容器，包含一第一底部电极；一第一顶部电极，位于该第一底部电极上；及一第一电容绝缘层，邻接该第一底部电极及该第一顶部电极且位于其间；一第二金属_绝缘层_金属电容器，位于该第二区域及该层间介电层中，其中该第二金 属_绝缘层_金属电容器实质上与该第一金属_绝缘层_金属电容器同一层级，其中该第 二金属_绝缘层_金属电容器，包含一第二底部电极；一第二顶部电极，位于该第二底部电极上；及一第二电容绝缘层，邻接该第二底部电极及该第二顶部电极且位于其间，其中该第一 电容绝缘层的厚度较该第二电容绝缘层厚；以及一浅沟槽隔离区域，直接位于该第一金属_绝缘层_金属电容器下方，且较该第一金 属_绝缘层_金属电容器具有更大的面积，其中一部分的该第二金属_绝缘层_金属电容 器实质上未位于该浅沟槽隔离区域的下方。
13.如权利要求12所述的集成电路结构，其中该第一电容绝缘层包含相互堆叠的一第 一层及一第二层，且该第二电容绝缘层包含一厚度与该第一层相同且由相同材料形成的膜 层，且其中该第二电容绝缘层未包含任何厚度及材料与该第二层相同的介电层。
14.如权利要求12所述的集成电路结构，其中该第二金属_绝缘层_金属电容器为一 动态随机存取存储单元的存储电容。
15.如权利要求12所述的集成电路结构，其中该第一金属-绝缘层-金属电容器为一 去耦电容。
全文摘要
本发明公开了一种集成电路结构，包含含第一区域及第二区域的芯片。第一金属-绝缘层-金属电容器形成于第一区域中，具有第一底部电极；位于第一底部电极上的第一顶部电极；及第一电容绝缘层，邻接第一底部电极及第一顶部电极并位于其间。第二金属-绝缘层-金属电容器，位于第二区域中并实质上与第一金属-绝缘层-金属电容器同一层级，包含第二底部电极；位于第二底部电极上的第二顶部电极；及异于第一电容绝缘层的第二电容绝缘层，邻接第二底部电极及第二顶部电极并位于其间。第一顶部及底部电极可各自与第二顶部及底部电极同时形成。本发明减少了形成多种功能性电容器的工艺及复杂度，也改善了电容器的可靠度及所需使用的芯片面积。
文档编号H01L27/01GK101814490SQ20101010846
公开日2010年8月25日 申请日期2010年2月1日 优先权日2009年2月25日
发明者江国诚, 涂国基 申请人:台湾积体电路制造股份有限公司