专利名称：从填充有中间层的沟槽生长Ⅲ-Ⅴ化合物半导体的制作方法
技术领域：
本公开一般涉及集成电路制造工艺，更具体地，涉及形成III-族V-族(III-V)化 合物半导体膜。
背景技术：
诸如氮化镓(GaN)的III-族V-族化合物半导体(通常被称为III_V化合物半导 体)及其相关合金近些年来已经被深入研究，这是由于它们在电子和光电器件中的应用前 景。采用III-V化合物半导体的可能光电器件的特定实例包括蓝光发光二极管和激光二极 管、以及紫外线(UV)光电探测器。许多III-V化合物半导体的大带隙和高电子饱和速度还 使得它们成为在高温和高速功率电子下进行应用的极好候选对象。外延生长GaN膜被广泛用于发光二极管的制造。不幸的是，外延GaN膜必须在衬 底而不是GaN上生长，这是因为由于通常用于生长块状晶体的温度处的氮的高平衡压力而 导致很难获得GaN块状晶体。由于缺少用于GaN衬底的可行块生长方法，GaN通常被外延 沉积在诸如硅、SiC和蓝宝石(Al2O3)的不同衬底上。然而，在不同衬底上的GaN膜的生长 是很难的，这是因为这些衬底具有不同于GaN的晶格常数并且热膨胀系数。如果可以克服 在硅衬底上的GaN膜生长中的困难，由于硅衬底的低成本、大直径、高晶体和表面质量、可 控电导率、以及高热导率，硅衬底对于GaN生长是非常具有吸引力的。硅衬底的使用还提供 了基于GaN的光电器件与基于硅的电子器件的容易集成。另外，由于缺少合适的衬底用于在其上生长GaN膜，因此限制了 GaN膜的尺寸。由 在不同衬底上生长GaN膜所产生的高应力可以导致衬底弯曲。这可以导致多种不利影响。 首先，在假设的晶体GaN膜中产生大量缺陷(错位)。其次，得到的GaN膜的厚度将不太均 勻，导致通过形成在GaN膜上的光学器件发射的光的波长偏移。第三，在受大应力的GaN膜 中产生破裂。
发明内容
根据实施例的一个方面，形成集成电路结构的方法包括在衬底的至少一部分上 方形成绝缘层；在绝缘层的顶面上方形成多个半导体柱。该多个半导体柱通过绝缘层的多 个部分水平隔离。该多个半导体柱被配置为周期性图案。该方法进一步包括从半导体柱的 顶面和侧壁外延生长III-V化合物半导体膜。还披露了其他实施例。
为了更完整地了解实施例及其优点，现在结合附图进行以下描述作为参考，其 中图IA至图8示出了根据实施例的在制造III-V半导体膜过程中的中间阶段的截 面图、透视图和顶视图；以及图9至图18是根据可选实施例的在制造III-V半导体膜过程中的中间阶段的截 面图和透视图。
具体实施例方式下面，详细描述本发明优选实施例的制造和使用。然而，应该理解，本发明提供了 许多可以在具体环境下实现的许多可应用的发明概念。所讨论的具体实施例仅仅示出了制 造和使用本发明的具体方式，并不限制本发明的范围。提供了一种用于形成III-族ν-族(以下被称为III-V)化合物半导体膜的新方 法。贯穿说明书，术语“III-V化合物半导体”被称为包括至少一个III-族元素和一个V-族 元素的化合物半导体材料。术语“III-N化合物半导体”被称为包括氮的III-V化合物半导 体。示出了制造示例性实施例所要求的多个阶段。本领域技术人员将认识到，为了生产完 整的器件，在所描述的阶段之前或之后，可能需要进行其他制造步骤。贯穿公开的多个视图 和示例性实施例，相同的参考标号被用于指定相同元件。参考图1A，提供了衬底20。在实施例中，衬底20为包括例如半导体材料(诸如， 硅)的块状衬底。衬底20可以由通常使用的诸如蓝宝石、SiGe, SiC、Ge等的其他材料形 成。在衬底20中形成绝缘区域22 (其可以被认为是绝缘层的多个部分)。在实施例中，绝 缘区域可以包括浅槽隔离(STI)区22，从而贯穿说明书中被称为STI区22。STI区22的 形成工艺可以包括使衬底20的多个部分凹陷，并且利用介电材料填充所得到的凹槽，随 后进行化学机械抛光(CMP)以去除多余的介电材料。介电材料的剩余部分形成STI区22。 在所得到的结构中，衬底20可以包括在STI区22的底面下方的部分20_1，以及STI区22 之间并且相互分离的部分20_2。需要注意，虽然STI区22最初形成在衬底20中，但是衬底 部分20_1也可以被看作衬底，同时STI区22可以被看作在衬底20_1上方。图IB示出了图IA中所示的结构的顶视图，其中，图IA中的截面图通过图IB中的 平面交叉线1A-1A获得。从顶视图可以观察到，衬底部分20_2布置成周期性图案。在图IB 中所示的示例性实施例中，衬底部分20_2被布置为阵列，在其他实施例中，衬底步骤20_2 可以被布置成其他图案，诸如六边形图案。相邻衬底部分20_2之间的距离D可以小于约 5 μ m,并且还可以在约20nm和约5 μ m之间。衬底部分20_2的长度和/或宽度(其还为所 得到半导体再生长区观和(半导体)柱30的长度和/或宽度，如图5A中所示)可以小于 约5μπι。然而，本领域技术人员应该认识到，整个说明书中所述的尺寸仅是实例，如果使用 不同形成技术，尺寸可以不同。从顶视图看，衬底部分20_2可以为正方形、三角形、圆形、六 边形、八边形等形状。参考图2，衬底部分20_2被部分或全部去除，形成凹槽沈。在图2中所示的实施 例中，V-槽可以形成在凹槽沈的底部，使得硅衬底20在凹槽26中的暴露表面具有(111) 表面定向。在可选实施例中，如用虚线示出的，凹槽沈的底面可以是基本平坦的。
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接下来，如图3所示，在凹槽沈中外延生长半导体再生长区观。半导体再生长区 观可以由具有在衬底20的晶格常数和上覆III-V半导体膜32(在图3中未示出，请参考 图6)的晶格常数之间的晶格常数的材料形成。在一个实施例中，半导体再生长区观包括 缓冲区和顶部区域观_2。缓冲区观_1可以由A1N、低温GaAs、或低温GaAs和在低温 GaAs上的高温GaAs形成。低温GaAs可以在低于约400°C的温度外延生长，而高温GaAs可 以在高于约600°C的温度外延生长。可选地，缓冲区观_1可以由低温GaN或AlN形成，其 可以在低于约850°C的温度下外延生长。顶部区域观_2可以由GaN形成，其可以在高于约 IlOO0C的温度下外延生长。通过在凹槽沈中生长半导体再生长区观，螺纹错位(threading dislocation)可以通过STI区22的侧壁而阻止，使得随后形成的III-V半导体膜32 (图 6)中发生更少的缺陷。接下来，执行CMP以去除多余的半导体再生长区观。所得到的结构 如图4所示。图5A示出了 STI区22的凹槽。结果，STI区22的剩余部分的顶面上方的再生长 区28的多个部分形成柱30。柱30的高度H大于约50nm，甚至大于约lOOnm。图5B示出了 图5A中所示的结构的透视图。参考图6，外延生长III-V化合物半导体膜32。在一个实施例中，III-V化合物半 导体膜32包括GaAs，但是它还可以由诸如GaN、InN, A1N、InP等的其他III-V化合物半导 体材料形成。由于从柱30的顶面和侧壁生长III-V化合物半导体膜32，可以减少III-V化 合物半导体膜32的缺陷密度。然后执行平坦化(例如，CMP)，以使III-V化合物半导体膜 32的顶面变平。可选地，如图7所示，在III-V化合物半导体膜32上形成掩模层34。掩模层34可 以包括选自诸如氮化硅或二氧化硅的介电材料的材料。掩模层34还可以包括多层上述材 料。用于形成掩模层34的可应用沉积方法包括物理汽相沉积(PVD)和化学汽相沉积(CVD)。掩模层34被图案化，使得III-V化合物半导体膜32的顶面通过掩模层34的剩余 部分之间的间隙被选择性地暴露。图案化可以使用干蚀刻和/或湿蚀刻来执行。掩模层34 的剩余部分可以具有受控宽度和间隔的任何图案，并且可以形成平行带。在其他实施例中， 掩模层34的剩余部分可以布置为阵列或其他周期性图案，每个剩余部分具有正方形、条形 带状、或多边形(在顶视图中)。在还有的其他另一实施例中，掩模层34的剩余部分可以形 成互连网格结构，其中窗口用于使下层III-V化合物半导体膜32暴露。掩模层34的厚度 可以为约2nm至约6μπι。接下来，如图8所示，例如，使用外延层过度生长(ELOG)，在III-V化合物半导体膜 32的暴露表面上生长附加III-V半导体膜36。由于掩模层34的形成和ELOG步骤，III-V 半导体膜36中的缺陷密度低于III-V化合物半导体32中的缺陷密度。在一个实施例中， III-V半导体膜36可以由与III-V化合物半导体膜32相同的材料形成，例如，GaN。可选 地，III-V半导体膜32和36可以由不同材料形成，例如，III-V化合物半导体膜32可以由 GaAs形成，而III-V半导体膜36可以由GaN形成。在随后的工艺步骤中，III-V半导体膜 36可以被平坦化。而且，例如，可以使用CMP，去除下层衬底20和STI区22。从而所得到的 结构是具有低缺陷密度的块状III-V衬底(例如，GaN衬底)。图9至图11示出了可选实施例。除非特别指定，该实施例(以及随后所述的实施 例)中的相同参考标号表示图IA至图8中所示的实施例中的相同部件。从而，在此不重复工艺步骤和可应用材料。本实施例的初始步骤与图IA至图2中所示的基本相同。接下来， 如图9所示，以单层形式形成半导体再生长区观，其中顶部和底部由相同半导体材料形成。 在一个实施例中，半导体再生长区28由外延GaAs形成。参考图10，STI区22凹陷，使得形成在STI区22的顶面上延伸的柱30。在随后 的步骤中，形成III-V化合物半导体膜32，如图11所示。可选地，形成III-V半导体膜36。 ΙΠ-ν半导体膜32和36的工艺步骤和材料可以与图7和图8以及相应描述基本相同，从而 在此不重述。图12至图14示出了又一个实施例。该实施例的初始步骤与图IA至图2中所示 的基本相同。接下来，如图12所示，形成半导体再生长区观。半导体再生长区观可以是包 括缓冲区和顶部区域观_2的复合区，如图3中所示，或者是由单一材料形成的区域， 如图9所示。在一个实施例中，半导体再生长区观由外延GaAs形成，但是还可以使用诸如 GaN的其他半导体材料。接下来，如图13所示，例如，使用Κ0Η，对半导体再生长区观执行 各向同性蚀刻，从而形成V-槽40。半导体再生长区观的暴露表面可以具有(111)表面平 面。在再生长区观由GaAs形成的实施例中，(111)表面平面具有比图12中所示的半导体 再生长区观的平坦顶面更小的上覆III-V化合物半导体膜32(例如，其可以由GaN形成， 参见图14)的晶格失配。结果，在随后形成的III-V化合物半导体膜32中可以产生更少的 缺陷。接下来，可以形成III-V化合物半导体膜32，如图14所示。然后，执行图7和图8中 所示的工艺步骤，以形成III-V半导体膜36。图15Α至图16示出了又一个实施例。该实施例的最初步骤与图IA至图2中所示 的基本相同。接下来，如图15Α所示，形成半导体再生长区观。半导体再生长区观可以为 包括缓冲区和顶部区域观_2的复合区，如图3所示，或者为由单层形成，如图9所示。 在一个实施例中，顶部区域观_2由外延GaN形成，但是也可以使用诸如GaAs的其他材料。 可以调节处理气体的局部压力、温度、和形成时间，从而形成锥体42，其中，锥体42可以具 有与STI区22的顶面基本一样高的底座。半导体再生长区观的暴露表面(斜面)可以具 有(111)表面平面。图15Β示出了图15Α中所示的结构的透视图。接下来，如图16所示，外延生长III-V化合物半导体膜32。III-V化合物半导体 膜32和顶部区域观_2可以由相同材料或不同材料形成。由于III-V化合物半导体膜32从 锥体42的斜面开始生长，III-V化合物半导体膜32中的螺纹错位可以向STI区22的顶面 弯曲并终止在该顶面。结果，将在III-V化合物半导体膜32中生成更少的缺陷。在III-V 化合物半导体膜32和顶部区域观_2由诸如GaN的相同材料形成的实施例中，III-V化合 物半导体膜32可以在比形成顶部区域观_2的温度更高的温度下形成。图18和图19示出了又一实施例。该实施例的初始步骤与图IA和图IB中所示的 基本相同。接下来，如图18所示，STI区22凹陷，使得衬底20的顶部区域20_2形成柱30。 接下来，III-V化合物半导体膜32外延生长，如图19所示。然后，选择性地形成图7和图8 中所示的工艺步骤。在上述实施例中，通过从周期性图案化的半导体再生长区28开始III-V化合物半 导体膜32的生长，可以减少所得到的III-V化合物半导体膜32中的缺陷数量。而且，再生 长区28的顶面为V-槽40或锥体42，可以进一步减少缺陷数量。尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范 围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施 例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本 发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材 料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的 工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实 施例，并且多个权利要求和实施例的组合在本发明的范围内。
权利要求
1.一种形成集成电路结构的方法，所述方法包括 设置衬底；在所述衬底的至少一部分上方形成绝缘层；在所述绝缘层的顶面上方形成多个半导体柱，其中，所述多个半导体柱通过所述绝缘 层的多个部分水平隔离，并且其中，所述多个半导体柱配置为周期性图案；以及 从所述半导体柱的顶面和侧壁外延生长III-V化合物半导体膜。
2.根据权利要求1所述的方法，其中，形成所述多个半导体柱的步骤包括 在所述绝缘层中形成凹槽；在所述凹槽中外延生长半导体再生长区；执行平坦化，以去除所述半导体再生长区的多余部分；以及将所述绝缘层的顶面降低到低于所述半导体再生长区的顶面的程度。
3.根据权利要求2所述的方法，其中，所述半导体再生长区包括GaAs，并且其中，所述 III-V化合物半导体膜包括GaN ；或者所述半导体再生长区包括缓冲区以及在所述缓冲区上方的顶部区域，其中，所述顶部 区域由不同于所述缓冲区的材料形成，所述缓冲区的顶面低于所述绝缘层的顶面。
4.根据权利要求1所述的方法，其中，形成所述多个半导体柱的步骤包括 设置所述衬底；在所述衬底中形成所述绝缘层，所述衬底的多个部分在所述绝缘层中，并且通过所述 绝缘层与相互隔离；以及降低所述绝缘层的顶面，其中，所述衬底的多个部分的上部形成所述半导体柱。
5.根据权利要求1所述的方法，进一步包括在所述III-V化合物半导体膜上方形成图案化掩模层，所述III-V化合物半导体膜的 多个部分通过所述图案化掩模层暴露；以及从所述III-V化合物半导体膜的暴露部分外延生长附加的III-V化合物半导体膜。
6.一种形成集成电路结构的方法，所述方法包括 设置衬底；在所述衬底中形成绝缘层，所述衬底的多个部分在所述绝缘层的多个部分中，并且通 过所述绝缘层的多个部分相互隔离；去除所述衬底的多个部分，以在所述绝缘层中形成凹槽； 在所述凹槽中外延生长半导体材料；执行平坦化以去除所述半导体材料的多余部分，其中，所述半导体材料在所述凹槽中 的剩余部分形成半导体再生长区；蚀刻所述半导体再生长区的顶面，以形成V槽；以及 从所述V槽开始外延生长III-V化合物半导体膜。
7.根据权利要求6所述的方法，其中，所述半导体再生长区包括GaAs，并且其中，所述 III-V化合物半导体膜包括GaN，以及所述V-槽中的所述半导体再生长区的暴露顶面具有 (111)表面定向。
8.根据权利要求6所述的方法，其中，所述V-槽的顶端与所述绝缘层的顶角接合。
9.根据权利要求6所述的方法，其中，所述半导体再生长区包括缓冲区以及在所述缓冲区上方的顶部区域，并且其中，所述顶部区域由不同于所述缓冲区的材料形成。
10.根据权利要求6所述的方法，进一步包括在所述III-V化合物半导体膜上方形成图案化掩模层，所述III-V化合物半导体膜的 多个部分通过所述图案化掩模层暴露；以及从所述III-V化合物半导体膜的暴露部分外延生长附加的III-V化合物半导体膜。
11.一种形成集成电路结构的方法，所述方法包括 设置衬底；在所述衬底中形成绝缘层，所述衬底的多个部分在所述绝缘层中，并且通过所述绝缘 层相互隔离；去除所述衬底的多个部分，以在所述绝缘层中形成凹槽；在所述凹槽中外延生长半导体材料，以形成半导体再生长区，其中，所述半导体再生长 区的顶端形成锥体；以及从所述锥体开始外延生长III-V化合物半导体膜。
12.根据权利要求11所述的方法，其中，所述半导体再生长区和所述III-V化合物半导 体膜包括GaN。
13.根据权利要求11所述的方法，其中，所述锥体的暴露表面具有(111)表面定向，或者所述锥体的底座与所述绝缘层的顶面基本一样高。
14.根据权利要求11所述的方法，其中，所述半导体再生长区包括缓冲区和在所述缓 冲区上方的所述顶部区域，并且其中，所述顶部区域由不同于所述缓冲区的材料形成，以及 所述缓冲区的顶面低于所述绝缘层的顶面。
15.根据权利要求11所述的方法，进一步包括在所述III-V化合物半导体膜上方形成图案化膜层，所述III-V化合物半导体膜的多 个部分通过所述图案化膜层暴露；以及从所述III-V化合物半导体膜的暴露部分外延生长附加的III-V化合物半导体膜。
全文摘要
一种形成集成电路结构的方法，包括在衬底的至少一部分上方形成绝缘层；在绝缘层的顶面上方形成多个半导体柱。该多个半导体柱通过绝缘层的多个部分水平隔离。该多个半导体柱配置为周期性图案。该方法进一步包括从半导体柱的顶面和侧壁外延生长III-V化合物半导体膜。此外，还公开了一种从填充有中间层的沟槽生长III-V化合物半导体。
文档编号H01L21/20GK102064098SQ201010267459
公开日2011年5月18日 申请日期2010年8月27日 优先权日2009年11月17日
发明者万幸仁, 吴政宪, 柯志欣 申请人:台湾积体电路制造股份有限公司