专利名称：具有非均匀介电层厚度的ic封装的制作方法
具有非均匀介电层厚度的IC封装背景技术
存在设法满足不同应用的很多不同类型的集成电路(IC)封装。一些更普通的IC 封装包含倒装芯片封装和丝焊球栅阵列(BGA)封装。IC封装通常包含IC芯片和其他元件如放置在衬底上的封装退耦(OPD，on-package de-coupling)电容器。BGA封装的衬底的底面通常充满焊料球。IC封装的底部的这些焊料球将IC封装连接到印刷电路板(PCB)。
通过IC封装中的衬底和IC封装底部上的焊料球将来自IC芯片的信号传输给 PCB。IC封装的衬底通常包含大量水平的和垂直的传输线，这些传输线将IC芯片连接到IC 封装底面上的焊料球。IC封装的衬底通常是多层衬底，其包含由介电层分开的多个电源层和接地层及信号迹线。
通常，衬底层是由多个介电层和金属层交替堆叠而形成的。每个金属层可以是接地层、电源层或信号层。金属层被堆叠成使得电源层和信号层每一个具有两层接地层即顶部和底部作为参考层。在被路由到PCB上之前，来自IC芯片的信号通过衬底的金属层上的迹线被传输到封装底部上的焊料球。
若干因素影响IC封装中的信号完整性，例如传输路径的阻抗匹配、串扰噪声 (crosstalk noise)、回波损耗和插入损耗。单端信号迹线需要具有500hms的特征阻抗，而差分信号迹线则需要具有IOOOhms的特征阻抗。对于具有极高数量I/O的IC封装，IC封装的介电层必须足够薄以便支持窄传输迹线，以便维持所需的阻抗和调节高的I/O密度。例如，对于具有每层35 μ m的电介质厚度的典型衬底，传输迹线要实现IOOOhms的差分阻抗所需要的迹线宽度小于20 μ m。为了更好的阻抗匹配，更薄的介电层将需要更窄的迹线。具有窄迹线的较薄介电层也可有助于减少迹线之间的串扰。然而，在大多数情形中，由于制造业的约束，存在对衬底层上的迹线宽度能窄到何种程度的限制，并且可以实现的最窄迹线宽度通常大于20 μ m。
因此，期望的是具有精确的阻抗控制而不需要窄得多的迹线宽度。也期望能够根据需要增加层厚度而不增加串扰噪声。在此背景下提出本发明。发明内容
本发明的实施例包含用于形成具有非均勻介电层厚度的IC封装衬底的装置和方法。
应该理解，本发明可以以多种方式例如程序、装置、系统或设备来实现。本发明的几种独创性实施例描述如下。
在一个实施例中，公开一种IC封装衬底。该IC封装衬底是介电层和金属层交替堆叠的多层衬底。该IC封装衬底中的介电层具有不同的厚度。例如，IC封装衬底中的某些介电层可以比其余的介电层更厚。金属层由信号层、接地层和电源层组成。为了阻抗控制的目的，将更厚的介电层放置在信号层和电源层之间。
在根据本发明的另一个实施例中，公开另一种IC封装衬底。该IC封装衬底是具有多个金属层和介电层的多层衬底。该封装衬底可被划分成不同的区域，例如高速串行接口(HSSI)区域和较低速I/O区域。例如，HSSI区域可以具有与金属层交替堆叠的较厚介电层，而其他区域可以具有与金属层堆叠的较薄介电层。在一个实施例中，HSSI区域中的介电层的厚度是较低速区域中的介电层的厚度的两倍。在一个实施例中，两个或更多个介电层可以堆叠在一起以便在IC封装衬底的HSSI区域内形成较厚的介电层。
在又一个实施例中，公开一种IC封装。该IC封装具有设置在封装衬底的表面上的IC。该封装衬底具有多个区域。该封装衬底的第一区域由交替堆叠的多个金属层和介电层组成。第一区域中的每一个介电层具有相同的厚度。该封装衬底的第二区域由与具有非均勻厚度的介电层交替堆叠的多个金属层组成。
结合附图，由本发明的示例原理图解说明的本发明的其他方面将通过以下具体描述变得显而易见。
通过结合附图参考以下描述，可最好地理解本发明，其中
图1例示而非限制地显示示例性倒装芯片BGA IC封装。
图2A例示而非限制地显示描述示例性多层封装衬底结构中的层的简化示意图。
图2B例示而非限制地显示关于图2A的结构的交替多层封装衬底结构。
图3A例示而非限制地显示具有微孔、镀通孔(PTH)和信号迹线的示例性多层封装衬底结构的横截面图。
图;3B例示而非限制地显示根据本发明的一个实施例具有非均勻介电层的多层封装衬底的替换横截面图。
具体实施方式
以下实施例描述了用于创建具有非均勻介电层厚度的IC封装衬底的装置和方法。
然而，显然易见的是，对于本领域技术人员而言，可以在没有某些或所有这些具体细节的情况下实施本发明。在其他实例中，为了避免不必要地模糊本发明，没有详细地描述众所周知的操作。
此处描述的实施例提供了创建具有变化厚度的介电层的IC封装衬底以实现更好的阻抗控制的技术。一个实施例描述了具有介电层的封装衬底，所述介电层在整个衬底区域内不必具有均勻的厚度。例如，某些部分衬底内的介电层可以是其他部分衬底内的介电层的两倍厚。在一个实施例中，在衬底中通常放置在传输迹线之下的一层内的接地层或接地平面(ground planes)被移除，由此可增加电介质厚度而不增加封装厚度。增加的电介质厚度提供更好的阻抗控制。在另一个实施例中，具有高速串行接口(HSSI)传输线的衬底区域与具有较低速传输线的其他衬底区域相比具有较厚的介电层。
图1例示而非限制地显示示例性倒装芯片BGA IC封装100。放置在封装衬底108 一侧上的IC 102被倒装并且通过焊料凸点106被连接到封装衬底108上。封装衬底108 和焊料凸点106之间的空腔充满底部填充剂(underfill) 103。底部填充剂103是用于填补缝隙和保护焊料凸点106和封装衬底108之间的焊接接缝的密封树脂。无源元件例如OPD 电容器130可以围绕IC 102被放置在封装衬底108上。热界面材料(TIM) 122被放置在ICCN 102549739 A102和盖子120之间，以便更好地散热。盖子120通过粘合剂IM附连到加强件123并由加强件123支撑。焊料球被设置在封装衬底108的相反侧。来自IC 102的信号通过焊料凸点106、封装衬底108和焊料球104传播到IC封装100的外面。IC封装100可以被安装在印刷电路板(PCB)上。衬底108通过焊料凸点106和焊料球104将IC 102电连接到安装有IC封装100的PCB上。在一个实施例中，衬底108是由金属化层和介电层交替堆叠而形成的多层衬底。
图2A例示而非限制地显示示例性封装衬底结构200。本领域技术人员应该理解图 2A是显示多层封装衬底中的多个金属层和介电层的简化图。因此，封装衬底中的其他组件例如通孔(vias)、传输迹线、焊料凸点、焊料球等都没有在图2A中显示。在一个实施例中， 封装衬底结构200可以是用于类似于图1的IC封装100的IC封装的封装衬底。衬底结构 200具有交替堆叠的多个介电层D1-D4和金属层M1-M5。接地平面GND被放在金属层Ml、M3 和M5上，而信号层和电源层被分别放在金属层M2和M4上。介电层D1-D4被放置在每一个金属层M1-M5之间。介电层D1-D4是由非导电材料例如陶瓷、有机物或氧化物制成的非导电层。在图2A的例示性实施例中，介电层D1-D4具有相同的厚度。在一种已知的布置中， 介电层D1-D4中的每一个大约是35 μ m厚。虽然在封装衬底结构200中仅显示了五个金属层和四个介电层，但本领域技术人员应该理解更少或更多的金属层和介电层可用于封装衬底中。对于具有高I/O数量的IC封装例如存储器接口 IC封装，封装衬底可能需要具有多个信号层。如果每个信号层需要在两侧即顶侧和底侧上的接地基准，则封装衬底上的层数量将大量地增加。
图2B例示而非限制地显示根据本发明的一个实施例的封装衬底结构250。为了简洁起见，已在图2A中显示和在上文描述的元件没有重复。在图2B的实施例中，信号层M2 和电源层M3中的每一个都分别只需要一个接地层即Ml和M4作为基准层。与图2A的封装衬底结构200相比，图2B的实施例需要少一个金属层和少一个介电层。在图2B的实施例中，封装衬底结构250中的介电层Dl和D3相对于介电层D2具有不同的厚度。图2B的例示性实施例中，介电层D2即在信号层M2和电源层M3之间的介电层是介电层Dl和D3中每一个的至少两倍厚。由于仅信号层M2和电源层M3之间的介电层D2的厚度被增加，因此相对大的电介质厚度比使得信号层M2中的串扰保持为相对较低。在图2B的实施例中，相对较厚的介电层D2分别将信号层M2和电源层M3之间的串扰最小化。通过相对大的电介质厚度比也能维持信号的阻抗。通过在信号层M2中进一步优化信号迹线的宽度以增加信号迹线之间的间距，也可将串扰最小化。虽然图2B的实施例示出了一些层，但本领域技术人员应该理解在此背景下可使用更多或更少的层。本领域技术人员也应该理解图2B的实施例中示出的金属层的顺序是可以转换的。例如，金属层M2可以是电源层，而金属层M3可以是信号层。
图3A例示而非限制地显示示例性封装衬底结构300。图3A的例示性实施例是用于各种IC封装的封装衬底例如图1中的IC封装100的封装衬底108的更详细表示。通常，多层球栅阵列(BGA)封装包括凸点、传输线、微孔、镀通孔(PTH)和BGA球。然而，本领域技术人员应该理解，为了解释说明的目的，某些元件例如凸点和BGA球没有在图3A中显示。在图3A中由虚线表示的金属层L3-L14与介电层D3-D12交替堆叠。在一个实施例中， 由实线显示的接地平面GND被放置在金属层L3、L4、L6和L7上。传输线或迹线310被铺设在金属层L5上。在一个实施例中，迹线310由铜制成并且可蚀刻或镀在封装衬底结构300 上。微孔315与封装衬底结构300的金属层L3-L14中的每一个连接。本领域技术人员应该理解，通过迹线310的信号传输也被认为是水平过渡件，而孔到孔、孔到球和球到印刷电路板(PCB)孔被认为是垂直过渡件。PTH 320钻通封装衬底300的核心325。IC芯片可安装在封装衬底结构300的顶端并且来自IC芯片的信号经传输线310通过微孔315和PTH 320传输到封装衬底结构300的底部。焊料球例如图1的焊料球104可放置在封装衬底结构300的底部以便将信号传输到IC封装外。
仍然参考图3A，为了容纳具有高I/O数量的IC，介电层D3-D12中的每一个需要充分薄以容纳大量的I/O迹线并实现要求的阻抗值。同时，需要较窄的传输线以实现与较薄的介电层相同的阻抗水平。因为迹线较窄，所以在相同的空间区域内可包含更多的迹线。在一个已知的布置中，介电层D3-D12中的每一个是大约35μπι厚。因此，基于图2Α的示例性实施例，其中介电层D1-D4中的每一个是大约35 μ m，为了实现相对接近IOOOhm的差分阻抗值，信号层L2中的迹线310的宽度需要小于20 μ m。然而，在大多数情况下，最小可行的迹线宽度相对而言远超过20 μ m。在一个示例性实施例中，信号层L2中的信号迹线310的迹线宽度接近25 μ m，以维持用于图案化信号迹线的光刻胶的边缘粗糙度。由于最小可行的迹线宽度比需要的迹线宽度相对更宽，所得到的阻抗值远低于需要的阻抗。
图:3B例示而非限制地根据显示本发明的一个实施例的多层封装衬底350。为了简洁起见，已在图3A中显示和在上文描述的元件没有重复。为了适应不同的功能，封装衬底结构被划分成两个区域，即高速串行接口(HSSI)区域370和非HSSI即较低速结构I/O区域380。在一个实施例中，HSSI区域370支持高达每秒25吉比特(Gigabit)的信号。高速信号通过封装衬底350的HSSI区域370发送，而较低速信号通过区域380发送。在图的实施例中，HSSI区域370和非HSSI区域380两者彼此靠近。封装衬底350中的介电层 D1-D12是非均勻的。换言之，在整个封装衬底350中介电层D1-D12可具有不同的厚度。在图3B的例示性实施例中，HSSI区域370中的介电层Dl和D2比区域380中的介电层D3-D6 相对更厚。在一个实施例中，区域370中介电层Dl和D2的每一个的高度是区域380中介电层D3-D6的每一个的高度的大约两倍。在图:3B的例示性实施例中，接地平面GND被放置在区域380中的每个介电层之间。在图:3B的实施例中，区域370中的介电层Dl和D2与区域380中彼此对顶堆叠的两个介电层一样厚。例如，在一个实施例中，区域380中的介电层 D3-D6的高度是大约25 μ m，而介电层Dl和D2的高度是大约50 μ m。在一个实施例中，因为介电层Dl和D2中每一个的高度被加倍，与区域380相比在区域370中需要较少的金属层。 区域370和380两者中的衬底厚度也可以被维持为如区域370中的较厚介电层，以便补偿介电层数量的差异。信号迹线310被放置在金属层L5上。在一个实施例中，信号迹线310 可以是至少25 μ m宽的差分传输线或单端传输线，其分别具有接近IOOOhm和500hm的阻抗值。
所描述的实施例通过在阻抗控制比较重要的不同封装衬底区域内使用较厚的介电层来提供改进的阻抗控制。因为仅在封装衬底的某些区域例如HSSI区域内增加层厚度， 所以通过某些公开的实施例能够实现改进的差分阻抗而不增加IC封装的其他区域内的信号串扰。不需要严格阻抗控制的其他区域或迹线可仍然保持或使用较薄的介电层。例如， 在一个公开的实施例中，通过堆叠两个介电层，可实现具有回波损耗改良的接近950hm的差分阻抗。通过使用较厚的介电层，也可保持IC封装内的信号迹线的宽度。
本领域技术人员应该理解图IA和IB的示例性图解中提供了具有球栅阵列的特定丝焊和倒装芯片封装。然而，这并不意味着是限制性的，因为此处描述的技术可应用于其他封装构造中，例如，散热器球栅阵列(HSBGA)、低型球栅阵列(LBGA)、薄型细节距球栅阵列 (TFBGA)、倒装芯片芯片级封装(FCCSP)等。
迄今为止，描述了关于集成电路的实施例。此处描述的方法和装置可合并到任何合适的电路中。例如，该方法和装置可合并到例如微处理器或可编程逻辑器件的许多类型的设备中。示例性可编程逻辑器件包含可编程阵列逻辑(PAL)、可编程逻辑阵列(PLA)JS 场可编程逻辑阵列(FPLA)、电可编程逻辑设备(EPLD)、电可消除可编程逻辑器件(EEPLD)、 逻辑单元阵列(LCA)、现场可编程门阵列(FPGA)、专用标准产品(ASSP)、专用集成电路 (ASIC)，仅列举少数。
尽管以特定顺序描述了方法操作，但应当理解，可以在所描述的操作之间执行其他操作，所描述的操作可以被调整以使得它们在稍微不同的时间发生，或者所描述的操作可以分布在允许处理操作以与处理相关联的各种时间间隔发生的系统中，只要重叠操作的处理是以期望的方式执行的即可。
尽管为了清晰地理解已经以某些细节描述了前述的发明，但很明显可以在随附权利要求的范围内实施某些变化和修改。因此，本发明实施例应被视为是说明性而非限制性的，并且本发明并不局限于此处给出的细节，而是可在随附权利要求的范围和等价物内进行修改。
权利要求
1.一种集成电路IC封装衬底，其具有与多个介电层交替堆叠的多个金属层，其中所述多个介电层中的至少一个具有与其余介电层基本不同的厚度。
2.根据权利要求1所述的IC封装衬底，其中所述多个介电层中的所述至少一个是其余介电层的至少两倍厚。
3.根据权利要求1所述的IC封装衬底，其中所述多个金属层包括接地层、信号层和电源层。
4.根据权利要求3所述的IC封装衬底，其中由所述多个介电层中的所述至少一个将所述信号层和所述电源层分开。
5.根据权利要求3所述的IC封装衬底，其中所述信号层包括多个高速传输迹线。
6.根据权利要求5所述的IC，其中所述封装衬底具有包含均勻厚度的多个介电层的第二部分。
7.一种集成电路IC封装衬底，其包括多个金属层；第一区域，其包含与所述多个金属层交替堆叠的具有第一高度的多个介电层；以及第二区域，其包含具有所述第一高度的所述多个介电层和具有第二高度的介电层，所述介电层与所述多个金属层交替堆叠。
8.根据权利要求7所述的IC封装衬底，其进一步包括多个通孔，其中所述多个通孔将所述第一区域和所述第二区域内的相应金属层与另一金属层连接。
9.根据权利要求7所述的IC封装衬底，其进一步包括在所述第二区域内的至少一个所述金属层上的多个传输迹线，且其中在所述第一和第二区域内具有所述第一高度的所述介电层彼此靠近。
10.根据权利要求9所述的IC封装衬底，其中所述传输迹线是高速串行接口HSSI传输线，且其中所述第二高度大于所述第一高度。
11.根据权利要求9所述的IC封装衬底，其中所述传输迹线的宽度大于20μ m。
12.根据权利要求7所述的IC封装衬底，其中所述第二高度比所述第一高度大至少两倍。
13.根据权利要求7所述的IC封装衬底，其中所述第一高度小于30μ m。
14.根据权利要求7所述的IC封装衬底，其中所述多个金属层包括接地平面。
15.一种集成电路IC封装，其包括封装衬底，其具有第一区域和第二区域，所述第一区域具有与多个介电层交替堆叠的多个金属层，所述多个介电层具有均勻厚度，所述第二区域具有与多个介电层交替堆叠的多个金属层，所述第二区域的所述多个介电层具有不同的厚度；以及IC，其被设置在所述封装衬底的表面上。
16.根据权利要求15所述的IC封装，其中所述IC封装是倒装芯片封装。
17.根据权利要求15所述的IC封装，其进一步包括在所述第二区域内的至少一个所述金属层上的多个传输迹线。
18.根据权利要求17所述的IC封装，其中所述第二区域是高速串行接口HSSI区域，并且所述多个传输迹线是多个HSSI传输线。
19.根据权利要求15所述的IC封装，其中所述第一区域内的所述多个介电层的厚度小于30 μ m，并且其中所述第二区域内的介电层的厚度至少是所述第一区域内的所述多个介电层的厚度的两倍。
20.根据权利要求19所述的IC封装，其中所述第一区域比所述第二区域具有更多的金属层。
全文摘要
本发明公开了一种具有非均匀介电层的集成电路(IC)封装衬底。该IC封装衬底是介电层和金属层交替堆叠的多层封装衬底。封装衬底中的介电层具有不同的厚度。金属层可以是接地层、信号层或电源层。在封装衬底中较厚的介电层被放置在信号层和电源层之间。该较厚的介电层可以是封装衬底中的其他介电层的至少两倍厚。该较厚的介电层可以在封装衬底中提供较好的阻抗控制。
文档编号H01L23/12GK102549739SQ201080046179
公开日2012年7月4日 申请日期2010年10月8日 优先权日2009年10月13日
发明者H·刘, H·史, X·姜, Y·谢 申请人:阿尔特拉公司