专利名称：嵌入bcd工艺的eeprom核结构及其形成方法
技术领域：
本发明涉及半导体器件以及半导体工艺技术领域，尤其涉及一种嵌入B⑶工艺的 EEPROM核结构及其形成方法。
背景技术：
B⑶工艺是一种单片集成工艺技术，这种技术能够在同一芯片上制作双极型晶体管(Bipolar)、互补型金属氧化物场效应晶体管(CM0Q和双重扩散金属氧化物场效应晶体管(DM0Q器件，简称为B⑶工艺。由于B⑶工艺综合了以上三种器件各自的优点，这使B⑶ 工艺受到越来越多的关注。使用B⑶工艺形成的片上系统(SOC)等产品可以应用于汽车电子、电源管理等方面，在此类应用中，往往需要在产品中集成电可擦可编程只读存储器(EEPROM)，但是传统的 B⑶工艺和EEPROM形成工艺都比较复杂，如何在B⑶工艺中嵌入EEPR0M，以及如何优化工艺使其工艺简单化是近年来的热门研究领域。传统的EEPROM核结构(bit cell)主要包括两个管子其中一个是高压(例如 15V)NMOS晶体管作为选择管，另一个是带有浮栅的存储管。由于高压NMOS晶体管和存储管的形成过程比较复杂，以包括3. 3V低压CMOS晶体管、15V高压CMOS晶体管和存储管的产品为例(包括三层金属层)，那么光刻层次要多于23层。而常规的BCD工艺也很复杂，包括低压CMOS晶体管、中、高压LDNMOS晶体管、双极型晶体管、电阻、电容等器件，BCD工艺(包括两层金属层)的基本光刻层次多于21层。因此，如果简单地将传统的EERPOM核结构的形成工艺嵌入到B⑶工艺中，其工艺流程将会变得过于复杂而失去工业化生产的意义。
发明内容
本发明要解决的技术问题是提供一种嵌入B⑶工艺的EEPROM核结构及其形成方法，降低工艺复杂度。为解决上述技术问题，本发明提供了嵌入B⑶工艺的EEPROM核结构，包括相串联的选择管和存储管，所述选择管为LDNMOS晶体管。可选地，所述存储管的浮栅的平面图形为中空的方框形，包括沿第一方向延伸的第一边和第二边，沿第二方向延伸的第三边和第四边，其中第一方向平行于所述存储管的有源区的延伸方向，第二方向垂直于第一方向，所述存储管有源区位于第一边和第二边之间。可选地，所述LDNMOS晶体管(横向扩散N型金属氧化物场效应晶体管)的源区和所述存储管的漏区相邻接。可选地，所述第三边靠近存储管的漏区，所述第四边靠近存储管的源区，所述存储管的隧道注入层位于所述第三边下方的存储管有源区中。可选地，所述存储管的隧穿介质层位于所述第三边下方、位于所述隧道注入层上方，所述第四边下方具有隔离介质层，所述隔离介质层的厚度与所述选择管栅介质层的厚度相同且大于所述隧穿介质层的厚度。本发明还提供了一种嵌入B⑶工艺的EEPROM核结构的形成方法，包括提供半导体衬底，在所述半导体衬底中形成N阱、有源区和P阱，所述有源区包括位于所述N阱中的选择管有源区和位于所述P阱中的存储管有源区；对所述存储管有源区进行隧道离子注入，在所述存储管有源区中形成隧道注入层；在所述选择管有源区上形成选择管栅介质层，在所述隧道注入层上形成存储管的隧穿介质层；在所述选择管栅介质层上形成选择管栅极，在所述隧穿介质层上形成存储管的浮栅；在所述存储管的浮栅上依次形成浮栅介质层和控制栅，其中浮栅介质层覆盖所述浮栅，控制栅覆盖所述浮栅介质层；在所述选择管栅极两侧的选择管有源区中形成选择管的源区和漏区，在所述控制栅两侧的存储管有源区中形成存储管的源区和漏区，其中，选择管为LDNMOS晶体管。可选地，在所述选择管栅介质层上形成选择管栅极，在所述隧穿介质层上形成存储管的浮栅包括形成第一多晶硅层，并对其进行刻蚀以形成所述选择管栅极和浮栅，所述浮栅的平面图形为中空的方框形，包括沿第一方向延伸的第一边和第二边，沿第二方向延伸的第三边和第四边，其中第一方向平行于所述存储管有源区的延伸方向，第二方向垂直于第一方向，所述存储管有源区位于第一边和第二边之间。可选地，所述选择管的源区和所述存储管的漏区相邻接。可选地，所述第三边靠近存储管的漏区，所述第四边靠近存储管的源区，所述第三边覆盖所述存储管的隧道注入层。可选地，所述存储管的隧穿介质层位于所述第三边下方、位于所述隧道注入层上方，所述第四边下方具有隔离介质层，所述隔离介质层的厚度与所述选择管栅介质层的厚度相同且大于所述隧穿介质层的厚度。可选地，所述控制栅的形成过程包括形成第二多晶硅层，并对其进行刻蚀以形成所述存储管的控制栅，并形成外围电路的电容极板。可选地，形成所述选择管和存储管的源区和漏区之后，所述嵌入BCD工艺的 EEPROM核结构的形成方法还包括在所述选择管和存储管的源区和漏区的表面形成金属硅化物；形成层间介质层，覆盖所述选择管和存储管；在所述选择管和存储管的源区和漏区、选择管栅极和/或存储管的控制栅上方的层间介质层中形成接触孔；在所述接触孔中填充互连结构。与现有技术相比，本发明具有以下优点本发明实施例的嵌入B⑶工艺的EEPROM核结构中的选择管采用LDNMOS晶体管， LDNMOS晶体管可以采用B⑶标准工艺来形成，有利于降低其工艺复杂度。此外，本发明实施例的嵌入B⑶工艺的EEPROM核结构的形成方法中，在标准B⑶ 工艺中增加了隧道离子注入的工艺，以形成存储管的隧道注入层，采用BCD工艺中常规的步骤来形成LDNMOS晶体管用作EEPROM核结构的选择管，并采用BCD工艺中常规的步骤来形成存储管，从而将EEPROM核结构的形成过程嵌入了 B⑶工艺中，相当于仅仅增加了隧道离子注入的工艺步骤，极大地降低了工艺复杂度。
图1是本发明实施例的嵌入B⑶工艺的EEPROM核结构的形成方法的流程示意图；图2至图8是本发明实施例的嵌入B⑶工艺的EEPROM核结构的形成方法中各步骤的剖面结构示意图以及部分俯视图。
具体实施例方式现有技术中常规的EEPROM核结构的形成工艺以及B⑶工艺的工艺步骤都比较复杂，如果简单地将EEPROM嵌入BCD工艺中，二者的工艺步骤叠加，将会导致工艺过于复杂， 不利于大规模的工业化生产。本发明实施例的嵌入B⑶工艺的EEPROM核结构中的选择管采用LDNMOS晶体管， LDNMOS晶体管可以采用B⑶标准工艺来形成，有利于降低其工艺复杂度。此外，本发明实施例的嵌入B⑶工艺的EEPROM核结构的形成方法中，在标准B⑶ 工艺中增加了隧道离子注入的工艺，以形成存储管的隧道注入层，采用BCD工艺中常规的步骤来形成LDNMOS晶体管用作EEPROM核结构的选择管，并采用BCD工艺中常规的步骤来形成存储管，从而将EEPROM核结构的形成过程嵌入了 B⑶工艺中，相当于仅仅增加了隧道离子注入的工艺步骤，极大地降低了工艺复杂度。下面结合具体实施例和附图对本发明作进一步说明，但不应以此限制本发明的保护范围。图1示出了本实施例的嵌入B⑶工艺的EEPROM核结构的形成方法的流程示意图， 包括步骤S11，提供半导体衬底，在所述半导体衬底中形成N阱、有源区和P阱，所述有源区包括位于所述N阱中的选择管有源区和位于所述P阱中的存储管有源区；步骤S12，对所述存储管有源区进行隧道离子注入，在所述存储管有源区中形成隧道注入层；步骤S13，在所述选择管有源区上形成选择管栅介质层，在所述隧道注入层上形成存储管的隧穿介质层；步骤S14，在所述选择管栅介质层上形成选择管栅极，在所述隧穿介质层上形成存储管的浮栅；步骤S15，在所述存储管的浮栅上依次形成浮栅介质层和控制栅，其中浮栅介质层覆盖所述浮栅，控制栅覆盖所述浮栅介质层；步骤S16，在所述选择管栅极两侧的选择管有源区中形成选择管的源区和漏区，在所述控制栅两侧的存储管有源区中形成存储管的源区和漏区，其中，选择管为LDNMOS晶体管。下表示出了本实施例的详细工艺步骤
次序EEPROM核结构BCD工艺外围电路1N型埋层2高压N阱高压N阱3有源区有源区4高压P阱高压P阱5隧道离子注入6低压P阱低压P阱7低压N阱低压N阱8双栅极氧化层双栅极氧化层9选择管栅极和存储管浮栅多晶娃极极10N型源/漏低浓度漂移区离子注入N型源/漏低浓度漂移区离子注入11P型源/漏彳氐浓度漂移区离子注入12存储管控制栅极外围电路的电容极板13N型源/漏离子注入N型源/漏离子注入14P型源/漏离子注入15选择性形成金属硅化物选择性形成金属硅化物16接触孔接触孔17第一金属连线第一金属连线18第二层金属与第一层金属连接通孔第二层金属与第一层金属的连接通孔19第二层金属连线第二层金属连线20顶层金属与第二层金属的连接通孔顶层金属与第二层金属的连接通孔21顶层金属连线顶层金属连线22钝化层开合金窗口钝化层开合金窗口 如上表所示，本实施例的方案可以将EEPROM核结构的形成工艺与B⑶工艺的外围电路结合，其中大部分工艺步骤可以共用，从而极大地降低了整个工艺流程的复杂度。其中，BCD工艺外围电路可以是与EEPROM核结构配合使用的外围电路，或者与EEPROM核结构形成在同一半导体衬底上的器件、电路等。
具体地，工艺次序1为N型埋层的形成过程，该工艺步骤仅用于B⑶工艺外围电路，EEPROM核结构的形成过程并不需要该步骤。工艺次序2至4分别为高压(如15V、20V、40V、60V等)N阱、有源区、高压P阱的形成过程，EEPROM核结构以及B⑶工艺外围电路可以共享这些工艺步骤。工艺次序5为隧道离子注入，该工艺步骤仅用于EEPROM核结构的形成过程，用于形成浮栅下方的隧道注入层，BCD工艺外围电路的形成过程并不需要该步骤。工艺次序6至8分别为低压(例如3. 3V、5V等)P阱、低压N阱、双栅极氧化层的形成过程，EEPROM核结构的形成过程和B⑶工艺外围电路可以共用这些工艺步骤。其中， 双栅极氧化层在EEPROM核结构的形成过程中指的是形成较厚的选择管栅极和相对较薄的存储管浮栅，在BCD工艺外围电路的形成过程中指的是高压器件和低压器件的栅氧化层。工艺次序9也是EEPROM核结构和B⑶工艺外围电路可以共享的工艺步骤，其主要包括第一多晶硅层的形成和图形化的过程，在EEPROM核结构的形成过程中指的是选择管栅极和存储管浮栅的形成过程，在B⑶工艺外围电路是多晶硅栅极的形成过程，两者可以共用同一多晶硅层，即形成第一多晶硅层之后，对其进行图形化，分别形成所需要的图形。工艺次序10也是EEPROM核结构和B⑶工艺外围电路可以共享的工艺步骤，具体为N型源/漏低浓度漂移区离子注入。工艺次序11为P型源/漏低浓度漂移区离子注入，仅适用于B⑶工艺外围电路的形成过程，EEPROM核结构的形成过程并不需要该工艺。工艺次序12也是EEPROM核结构和B⑶工艺外围电路可以共享的工艺步骤，其主要包括第二多晶硅的形成和图形化的过程，在EEPROM核结构的形成过程中指的是存储管控制栅极的形成过程，在BCD工艺外围电路是外围电路的电容极板的形成过程，两者可以共用同一多晶硅层，即形成第二多晶硅层之后，对其进行图形化，分别形成所需要的图形。工艺次序13为N型源/漏离子注入，EEPROM核结构和B⑶工艺外围电路可以共享该工艺步骤。工艺次序14仅适用于B⑶工艺外围电路的形成过程，EEPROM核结构的形成过程并不需要该工艺。工艺次序15至22分别为选择性形成金属硅化物、接触孔、第一金属连线、第二金属与第一金属连接通孔、第二层金属连线、顶层金属与第二层金属的连接通孔、顶层金属连线和钝化层开合金窗口的形成过程，上述工艺步骤也都是EEPROM核结构和BCD工艺外围电路可以共享的工艺步骤。需要说明的是，上表中所示出的仅是主要的工艺步骤，在具体实施例中可以根据各种实际需求添加其他具体步骤；另外各工艺步骤的次序也并不是严格的限定，在能够实现器件形成过程的前提下可以进行调整，例如高压N阱、高压P阱的形成次序可以互换。此外，本文中“高压”和“低压”仅是相对概念，并不是对电压范围的严格限定。由于绝大部分的工艺步骤可以共享，因而可以非常简单地将EEPROM核结构的形成过程嵌入B⑶工艺中，即以简单的工艺在同一半导体衬底上同时形成EEPROM核结构以及 B⑶工艺外围电路。图2至图8示出了本实施例中各步骤的剖面结构示意图以及部分俯视图，下面结合图1和图2至图8进行详细说明。
结合图1和图2，执行步骤S11，提供半导体衬底10，在半导体衬底10中形成N阱 12、有源区(图中未示出)和P阱13，所述有源区包括位于N阱12中的选择管有源区和位于P阱13中的存储管有源区，此外，半导体衬底10的表面上还可以形成场氧化层11，用于器件之间的隔离。其中，半导体衬底10可以是P型掺杂的硅衬底、锗硅衬底、III-V族元素化合物衬底或者本领域技术人员公知的其他类型的半导体衬底，本实施例中所采用的是硅衬底。N阱 12、P阱13以及有源区的形成方法可以是离子注入法，更具体地，可以是常规的BCD工艺中的高压P阱和高压N阱的形成工艺。结合图1和图3，执行步骤S12，对存储管有源区进行隧道离子注入，在该存储管有源区中形成隧道注入层14。隧道离子注入中注入的离子可以是N型离子，如磷、砷等。结合图1和图4，执行步骤S13，在选择管有源区上形成选择管栅介质层15，在隧道注入层14上形成存储管的隧穿介质层16。选择管栅介质层15和隧穿介质层16的材料可以是氧化硅，其形成方法可以采用常规BCD工艺中的双栅极氧化层工艺。本实施例中，在使用双栅极氧化层工艺形成隧穿介质层16和选择管栅介质层15的同时，还在存储管有源区上形成隔离介质层15a，隔离介质层1 可以和选择管栅介质层15采用同一层氧化层，隔离介质层15a的厚度与选择管栅介质层15的厚度相同，并且大于隧穿介质层16的厚度。结合图1和图5，执行步骤S14，在选择管栅介质层15上形成选择管栅极17，在隧穿介质层16上形成存储管的浮栅18。具体的，首先形成第一多晶硅层，覆盖整个半导体衬底10的表面以及选择管栅介质层15、隧穿介质层16和隔离介质层15a，其形成方法可以是化学气相沉积(CVD)等；之后对该第一多晶硅层进行刻蚀(本实施例中还对隔离介质层 15a进行刻蚀)，从而形成选择管栅极17和存储管的浮栅18。具体参考图6，图6是图5的局部俯视图，主要示出了 N阱12、N阱12中的选择管有源区12a、P阱13以及P阱13中的存储管有源区13a。本实施例刻蚀形成的浮栅18的平面图形为中空的方框形，包括沿第一方向延伸的第一边18a和第二边18b，沿第二方向延伸的第三边18c和18d，其中第一方向平行于存储管有源区13a的延伸方向，第二方向垂直于第一方向，存储管有源区13a位于第一边18a和第二边18b之间，也即第一边18a和第二边 18b分别位于存储管有源区13a的两侧。浮栅18中空的部分暴露出了存储管有源区13a。本实施例中，存储管的隧道注入层14位于第三边18c的下方，即浮栅18中靠近选择管的一边，结合中空的方框形浮栅18，采用该相对位置布局和形状可以改善形成的存储管的擦写电压窗口与可靠性。第四边18d位于隔离介质层15a的上方。结合图1和图7，执行步骤S15，在存储管的浮栅18上依次形成浮栅介质层19和控制栅20，其中浮栅介质层19覆盖浮栅18，控制栅20覆盖浮栅介质层19。本实施例中浮栅介质层19采用的是氧化硅-氮化硅-氧化硅叠层结构(ONO)。控制栅20的形成过程可以包括形成第二多晶硅层，覆盖半导体衬底10、选择管栅极17、浮栅介质层19的表面，之后对第二多晶硅层进行刻蚀，形成存储管的控制栅20。此外，在刻蚀形成控制栅20的过程中，还可以一并形成外围电路的电容极板，从而实现工艺步骤的共享。结合图1和图8，执行步骤S16，在选择管栅极17两侧的选择管有源区中形成选择管的源区和漏区21，在控制栅20两侧的存储管有源区中形成存储管的源区23和漏区，其中，选择管为LDNMOS晶体管，漏区21可以形成于P型体区(图总未示出)中，该P型体区形成于N阱12中。选择管和存储管的源区和漏区的形成方法可以是离子注入法，本实施例中注入离子为N型离子，如磷离子、砷离子等。此外，本实施例的选择管的源区和存储管的漏区相邻接，共用同一注入区22。需要说明的是，图2至图8所示出的仅是主要的步骤，例如，在其他具体实施例中， 在选择管栅极17以及存储管浮栅18的周围还可以形成有侧墙，选择管的源区21、漏区22， 存储管的漏区22和源区23的形成过程中还可以包括常规的轻掺杂漏(LDD)的形成过程。之后，还可以进行其他常规的工艺步骤在选择管和存储管的源区和漏区的表面形成金属硅化物；形成层间介质层，覆盖选择管和存储管；在选择管和存储管的源区和漏区、选择管栅极和/或存储管的控制栅上方的层间介质层中形成接触孔；在接触孔中填充互连结构。本实施例中采用的是三层金属的工艺，分别形成三层层间介质层，每层层间介质层中分别形成接触孔或通孔，并在其中填充金属互连线。这些步骤也是EEPROM核结构与 B⑶工艺的外围电路可以共享的步骤。至此，本实施例形成的嵌入B⑶工艺的EEPROM核结构如图8所示，包括相互串联的选择管和存储管，其中，该选择管为LDNMOS晶体管。具体的，该选择管主要包括位于选择管有源区上的选择管栅介质层15、位于选择管栅介质层15上的选择管栅极17，位于选择管栅极17两侧的源区21和漏区22 ；存储管主要包括位于存储管有源区上的隧穿介质层 16以及隔离介质层15a，位于隧穿介质层16以及隔离介质层1 上的浮栅18，位于浮栅18 上的浮栅介质层19，位于浮栅介质层19上的控制栅20，位于控制栅两侧的漏区22和源区 23本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
权利要求
1.一种嵌入B⑶工艺的EEPROM核结构，包括相串联的选择管和存储管，其特征在于，所述选择管为LDNMOS晶体管。
2.根据权利要求1所述的嵌入BCD工艺的EEPROM核结构，其特征在于，所述存储管的浮栅的平面图形为中空的方框形，包括沿第一方向延伸的第一边和第二边，沿第二方向延伸的第三边和第四边，其中第一方向平行于所述存储管的有源区的延伸方向，第二方向垂直于第一方向，所述存储管有源区位于第一边和第二边之间。
3.根据权利要求2所述的嵌入BCD工艺的EEPROM核结构，其特征在于，所述LDNMOS晶体管的源区和所述存储管的漏区相邻接。
4.根据权利要求3所述的嵌入BCD工艺的EEPROM核结构，其特征在于，所述第三边靠近存储管的漏区，所述第四边靠近存储管的源区，所述存储管的隧道注入层位于所述第三边下方的存储管有源区中。
5.根据权利要求4所述的嵌入BCD工艺的EEPROM核结构，其特征在于，所述存储管的隧穿介质层位于所述第三边下方、位于所述隧道注入层上方，所述第四边下方具有隔离介质层，所述隔离介质层的厚度与所述选择管栅介质层的厚度相同且大于所述隧穿介质层的厚度。
6.一种嵌入B⑶工艺的EEPROM核结构的形成方法，其特征在于，包括提供半导体衬底，在所述半导体衬底中形成N阱、有源区和P阱，所述有源区包括位于所述N阱中的选择管有源区和位于所述P阱中的存储管有源区；对所述存储管有源区进行隧道离子注入，在所述存储管有源区中形成隧道注入层；在所述选择管有源区上形成选择管栅介质层，在所述隧道注入层上形成存储管的隧穿介质层；在所述选择管栅介质层上形成选择管栅极，在所述隧穿介质层上形成存储管的浮栅；在所述存储管的浮栅上依次形成浮栅介质层和控制栅，其中浮栅介质层覆盖所述浮栅，控制栅覆盖所述浮栅介质层；在所述选择管栅极两侧的选择管有源区中形成选择管的源区和漏区，在所述控制栅两侧的存储管有源区中形成存储管的源区和漏区，其中，选择管为LDNMOS晶体管。
7.根据权利要求6所述的嵌入BCD工艺的EEPROM核结构的形成方法，其特征在于，在所述选择管栅介质层上形成选择管栅极，在所述隧穿介质层上形成存储管的浮栅包括形成第一多晶硅层，并对其进行刻蚀以形成所述选择管栅极和浮栅，所述浮栅的平面图形为中空的方框形，包括沿第一方向延伸的第一边和第二边，沿第二方向延伸的第三边和第四边，其中第一方向平行于所述存储管有源区的延伸方向，第二方向垂直于第一方向，所述存储管有源区位于第一边和第二边之间。
8.根据权利要求7所述的嵌入BCD工艺的EEPROM核结构的形成方法，其特征在于，所述选择管的源区和所述存储管的漏区相邻接。
9.根据权利要求8所述的嵌入BCD工艺的EEPROM核结构的形成方法，其特征在于，所述第三边靠近存储管的漏区，所述第四边靠近存储管的源区，所述第三边覆盖所述存储管的隧道注入层。
10.根据权利要求7所述的嵌入BCD工艺的EEPROM核结构的形成方法，其特征在于，在形成所述选择管栅介质层和存储管的隧穿介质层的过程中，还在所述存储管有源区上形成隔离介质层，所述浮栅的第四边形成于所述隔离介质层上，所述隔离介质层的厚度与所述选择管栅介质层的厚度相同且大于所述隧穿介质层的厚度。
11.根据权利要求6所述的嵌入BCD工艺的EEPROM核结构的形成方法，其特征在于，所述控制栅的形成过程包括形成第二多晶硅层，并对其进行刻蚀以形成所述存储管的控制栅，并形成外围电路的电容极板。
12.根据权利要求6所述的嵌入BCD工艺的EEPROM核结构的形成方法，其特征在于，形成所述选择管和存储管的源区和漏区之后，还包括在所述选择管和存储管的源区和漏区的表面形成金属硅化物； 形成层间介质层，覆盖所述选择管和存储管；在所述选择管和存储管的源区和漏区、选择管栅极和/或存储管的控制栅上方的层间介质层中形成接触孔；在所述接触孔中填充互连结构。
全文摘要
本发明提供了一种嵌入BCD工艺的EEPROM核结构及其形成方法，所述BCD工艺的EEPROM核结构包括相串联的选择管和存储管，所述选择管为LDNMOS晶体管。本发明可以将EEPROM核结构的形成过程嵌入BCD工艺中，有利于降低工艺的复杂度。
文档编号H01L27/115GK102263110SQ20111023190
公开日2011年11月30日 申请日期2011年8月12日 优先权日2011年8月12日
发明者刘建华 申请人:上海先进半导体制造股份有限公司