专利名称：一种高驱动电流的iii-v族金属氧化物半导体器件的制作方法
技术领域：
本发明涉及半导体集成电路制造技术领域，具体涉及一种采用界面控制层、底部势垒平面掺杂与抬高源漏来实现的高驱动电流的III-V族金属氧化物半导体(MOS)器件， 应用于高性能III-V族MOS器件。
背景技术：
当互补金属氧化物半导体(CMOS)技术进入到22纳米技术节点之后，依靠等比例缩小已经很难提升器件性能。采用新材料，新器件成为继续提高CMOS器件性能的一个重要研究方向，πι-v族半导体材料以其较高的电子迁移率，成为当前研究的热点问题。但是， 高质量热稳定栅介质材料一直是III-V族半导体在大规模CMOS集成电路中的应用的主要障碍。最新研究报道表明在III-V族半导体表面，直接采用原子层沉积(ALD)以及分子束外延(MBE)技术沉积高k栅介质材料已经实现了器件质量的MOS界面。然而，该界面的性质仍无法与Si02/Si相比拟，在高迁移率沟道表面直接生长高k栅介质材料，其MOS界面态密度高会导致沟道载流子迁移率的下降。此外III-V族半导体材料的导带态密度浓度比较低，也在一定程度上限制了器件的驱动电流的提高。因此，需要一种新的途径在III-V族半导体材料上同时实现高驱动电流与低MOS 界面态密度，以满足高性能III-V族半导体CMOS技术的要求。
发明内容
(一 )要解决的技术问题有鉴于此，本发明的主要目的是提供一种高驱动电流的III-V族MOS器件，以同时实现高驱动电流与低MOS界面态密度，满足高性能III-V族半导体CMOS技术的要求。( 二 )技术方案为达到上述目的，本发明提供了一种高驱动电流的III-V族金属氧化物半导体器件，包括一单晶衬底101 在该单晶衬底101上表面形成的缓冲层102 ;—在该缓冲层 102上表面形成的量子阱底部势垒层103 ;—在该量子阱底部势垒层103中形成的平面掺杂层104 ;—在该量子阱底部势垒层103上表面形成的高迁移率量子阱沟道105 ;—在该高迁移率量子阱沟道105上表面形成的界面控制层106 ;—在该界面控制层106上表面形成的高K栅介质107和抬高源漏层108 在该高K栅介质107上形成的金属栅结构109 ；以及一在该抬高源漏层108上形成的源漏接触金属层110。上述方案中，所述单晶衬底101是采用硅、锗、砷化镓、磷化镓或磷化铟材料的衬。上述方案中，所述缓冲层102用于释放所述单晶衬底101与所述量子阱底部势垒层103之间晶格失配应力。上述方案中，所述量子阱底部势垒层103采用III-V族半导体及其多元合金材料， 或者采用电学绝缘或者半绝缘材料，所述量子阱底部势垒层103的禁带宽度大于所述高迁移率量子阱沟道105的禁带宽度，并且与高迁移率量子阱沟道105形成电子或空穴的量子阱。上述方案中，所述量子阱底部势垒层103中形成的平面掺杂层104，能够在所述高迁移率量子阱沟道105中形成二维电子气或二维空穴气，以提高所述高迁移率量子阱沟道 105中的载流子浓度。上述方案中，所述高迁移率量子阱沟道105采用III-V族半导体薄层材料，该 III-V族半导体薄层材料包括由砷化镓、磷化铟、铺化铟、砷化铟或铺化镓构成的群组中的任一种化合物，以及该群组中多个化合物的多元合金；该高迁移率量子阱沟道105包含一种III-V族半导体或者多种III-V族半导体的多元合金，或者包含由多种III-V族半导体以及合金薄层组合而成的复合沟道。上述方案中，所述量子阱底部势垒层103、界面控制层106、抬高源漏层108与所述高迁移率量子阱沟道105的晶格为匹配或者赝配关系，且具有第一类量子阱能带对准关系，电子或者空穴在所述高迁移率量子阱沟道105中具有量子限制效应。上述方案中，所述界面控制层106的禁带宽度大于所述高迁移率量子阱沟道105 的禁带宽度，能够消除所述高迁移率量子阱沟道105表面的费米能级钉扎，且所述界面控制层106的厚度范围介于单个原子层到20nm之间。上述方案中，所述高K栅介质107的介电常数k大于8，该高K栅介质107采用的材料包括氧化物、氮化物、氮氧化物、以及它们的任意混合、或者多层任意组合。上述方案中，所述抬高源漏层108选用高掺杂的III-V薄膜材料，所述金属栅结构 109包括功函数金属层与低电阻栅电极。(三)有益效果从上述技术方案可以看出，本发明具有以下有益效果本发明提供的这种高驱动电流的III-V族MOS器件，利用界面控制层技术钝化MOS 界面处的悬挂键，实现了低界面态密度，并降低了沟道中载流子的散射；通过底部势垒层中的平面掺杂，提高了沟道层中的二维电子气浓度或二维空穴气浓度；并进一步提高了器件的驱动电流，界面控制层(介电常数大于10)与高介电常数栅介质相结合来降低等效氧化层厚度(EOT)，最终在高迁移率III-V族半导体上实现了低界面态密度和高驱动电流的MOS 结构，满足了高性能III-V族CMOS技术的要求。
图I是本发明提供的高驱动电流的III-V族MOS器件的结构示意图；图2是N型III-V族半导体量子阱沟道、界面控制层与高K介质的能带结构示意图；图3是底部势垒层平面N型掺杂层对饱和电流的影响示意图。
具体实施例方式为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。如图I所示，图I是本发明提供的高驱动电流的III-V族MOS器件的结构示意图，该器件包括一单晶衬底101 在该单晶衬底101上表面形成的缓冲层102 ;—在该缓冲层102上表面形成的量子阱底部势垒层103 ;—在该量子阱底部势垒层103中形成的平面掺杂层104 ;—在该量子阱底部势垒层103上表面形成的高迁移率量子阱沟道105 ;—在该高迁移率量子阱沟道105上表面形成的界面控制层106 ;—在该界面控制层106上表面形成的高K栅介质107和抬高源漏层108 在该高K栅介质107上形成的金属栅结构109 ； 以及一在该抬高源漏层108上形成的源漏接触金属层110。单晶衬底101是采用硅(Si)、锗(Ge)、磷化镓(GaP)、砷化镓(GaAs)、磷化铟(InP) 等材料的衬底。缓冲层102能够释放所述单晶衬底101与量子阱底部势垒层103之间的晶格失配应力。量子阱底部势垒层103采用III-V族半导体及其多元合金材料，或者采用电学绝缘或者半绝缘材料，所述量子阱底部势垒层103的禁带宽度大于所述高迁移率量子阱沟道 105，并且电子亲和势低于所述高迁移率量子阱沟道105。量子阱底部势垒层103与所述高迁移率量子阱沟道105的晶格为匹配或者赝配关系，且具有第一类量子阱能带对准关系， 电子或者空穴在沟道中具有量子限制效应。高迁移率量子阱沟道105采用III-V族半导体薄层材料，该III-V族半导体薄层材料包括由砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)、砷化铟(InAs)或锑化镓(GaSb) 构成的群组中的任一种化合物，以及该群组中多个化合物的多元合金；该高迁移率量子阱沟道105包含一种III-V族半导体或者多种III-V族半导体的多元合金，或者包含由多种 III-V族半导体以及合金薄层组合而成的复合沟道。界面控制层106的禁带宽度大于所述高迁移率量子阱沟道105，并且电子亲和势低于所述高迁移率量子阱沟道105。界面控制层106与所述高迁移率量子阱沟道105的晶格为匹配或者赝配关系，且具有第一类量子阱能带对准关系，电子或者空穴在沟道中具有量子限制效应。界面控制层106的厚度范围介于单个原子层到20nm之间。界面控制层106的材料组分与所述高迁移率量子阱沟道105的材料组分拥有相同的原子类型。界面控制层106 与高K栅介质107之间的异质界面包括突变与缓变形式。高K栅介质107的介电常数k大于8，高于介电常数k = 3. 9的SiO2,以保证该高 K栅介质107的等效氧化层厚度具有等比例缩小的能力，该高K栅介质107采用的材料包括氧化物、氮化物、氮氧化物、以及它们的任意混合、或者多层任意组合。金属栅结构109包括功函数金属层与低电阻栅电极。抬高源漏层108为高掺杂的III-V族化合物半导体薄膜材料，其主要特点是可以与源漏金属110形成低的欧姆接触电阻率。其形成方式有两种一种是在制作器件前直接外延生长在界面控制层106上，另一种是在外延生长材料阶段只生长到界面控制层106，而在制作完栅介质107与栅金属109之后，采用选区外延的生长方式在界面层上外延的方式形成。本发明提供的这种高驱动电流的III-V族MOS器件，采用界面控制层降低沟道中载流子的散射，实现高迁移率；并同时采用在底部势垒层中加入平面掺杂，提高沟道层中的载流子浓度，提高器件驱动电流。具体制作方法如下(I)在单晶衬底101 (包括硅与III-V族半导体衬底)上外延生长III-V族半导体缓冲层102，通过晶格弛豫将晶格常数调整到与量子阱底部势垒层103相当，采取柔性衬底、渐变缓冲层以及超晶格过滤等技术来降低缓冲层顶部的位错密度；(2)在低位错密度的缓冲层102上外延生长高阻的量子阱底部势垒层103，以降低衬底的漏电流；(3)在高阻的量子阱底部势垒层103中生长平面掺杂层104，通常对于N型沟道， 采用平面掺杂Si，以提高沟道层中的电子浓度，如图3所示。在图三中，软件模拟了量子阱底部势垒层中平面掺杂对器件饱和电流的影响，由图可以看出，平面掺杂层的引入可以提闻器件的最大饱和电流。(4)在高阻的量子阱底部势垒层103上生长高迁移率量子阱沟道105，通常采用含铟和镓的材料(例如InGaAs)作为高电子迁移率N型沟道、含锑和镓的材料(例如InGaSb) 作为高空穴迁移率P型沟道，通过在P型沟道中引入双轴压缩应力可以进一步提高空穴迁移率。(5)在N型电子高迁移率量子阱沟道105上外延生长超薄界面控制层InP，该势垒层与沟道材料晶格匹配或者赝配，并且异质界面平滑、界面态密度低，其能带结构如图2所示。在图2中，界面控制层InP和底部势垒层(202，204)的禁带宽度大于N型电子高迁移率沟道层203，第一型能带对准关系保证沟道的导带与价带存在能量差，这样的能带结构使载流子的运动被束缚在沟道薄层中。界面控制层InP层将沟道203与栅介质201物理隔离，栅介质中的电离中心与缺陷对载流子的散射作用被大大削弱，从而在沟道中实现高迁移率。该控制层能够钝化界面处的悬挂键，从而大幅度降低界面态密度。界面控制层202 不仅要求拥有与量子阱沟道层202相同的原子类型，而且能够钝化沟道层203与高K栅介质201的界面，从而大幅度降低界面态密度。例如，如果量子阱沟道层为Ina7Gaa3As材料， 界面控制层为InP的介质材料，导带的能量差为O. 7eV,电子被束缚在Ina7Gaa3As沟道中， 高K栅介质中的电离中心散射被InP界面层所削弱。(6)在界面控制层上沉积栅介质材料，通常为高介电常数氧化物，如Hf02、ZrO2, La2O3等，沉积的方法主要为原子层沉积(ALD)。较高的介电常数(K值大于20)允许采用较厚的栅介质层来降低栅电极的漏电流。例如InP界面层为2nm(CET = O. 7nm)，ALD沉积的高K介质(K = 20) 5nm(CET = lnm)，高K介质与InP界面层的等效氧化层厚度(CET)小于 2nm,整体厚度是7nm,从而降低栅电极的漏电流。(7)最后在栅介质材料107表面沉积金属栅结构109 (包括功函数金属层与低电阻栅电极)。(8)抬高源漏层108外延生长在InP界面层106上，器件可以采用湿法或干法可以形成；抬高源漏层可以再制作出栅结构之后，采用选区再生长的方法形成。(9)源漏欧姆接触金属110与抬高源漏层108可以形成良好的欧姆接触，接触电阻率小于10_7Ω Cm2，以满足高性能MOS器件的源漏电阻。以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种高驱动电流的III-V族金属氧化物半导体器件，其特征在于，包括一单晶衬底(101)；一在该单晶衬底(101)上表面形成的缓冲层(102)；一在该缓冲层(102)上表面形成的量子阱底部势垒层(103)；一在该量子阱底部势垒层(103)中形成的平面掺杂层(104)；一在该量子阱底部势垒层(103)上表面形成的高迁移率量子阱沟道(105)；一在该高迁移率量子阱沟道(105)上表面形成的界面控制层(106)；一在该界面控制层(106)上表面形成的高K栅介质(107)和抬高源漏层(108)；一在该高K栅介质(107)上形成的金属栅结构(109);以及一在该抬高源漏层(108)上形成的源漏接触金属层(110)。
2.根据权利要求I所述的高驱动电流的III-V族金属氧化物半导体器件，其特征在于， 所述单晶衬底(101)是采用硅、锗、砷化镓、磷化镓或磷化铟材料的衬底。
3.根据权利要求I所述的高驱动电流的III-V族金属氧化物半导体器件，其特征在于， 所述缓冲层(102)用于释放所述单晶衬底(101)与所述量子阱底部势垒层(103)之间晶格失配应力。
4.根据权利要求I所述的高驱动电流的III-V族金属氧化物半导体器件，其特征在于， 所述量子阱底部势垒层(103)采用III-V族半导体及其多元合金材料，或者采用电学绝缘或者半绝缘材料，所述量子阱底部势垒层(103)的禁带宽度大于所述高迁移率量子阱沟道(105)的禁带宽度，并且与高迁移率量子阱沟道(105)形成电子或空穴的量子阱。
5.根据权利要求I所述的高驱动电流的III-V族金属氧化物半导体器件，其特征在于， 所述量子阱底部势垒层(103)中形成的平面掺杂层(104)，能够在所述高迁移率量子阱沟道(105)中形成二维电子气或二维空穴气，以提高所述高迁移率量子阱沟道(105)中的载流子浓度。
6.根据权利要求I所述的高驱动电流的III-V族金属氧化物半导体器件，其特征在于， 所述高迁移率量子阱沟道(105)采用III-V族半导体薄层材料，该III-V族半导体薄层材料包括由砷化镓、磷化铟、锑化铟、砷化铟或锑化镓构成的群组中的任一种化合物，以及该群组中多个化合物的多元合金；该高迁移率量子阱沟道(105)包含一种III-V族半导体或者多种III-V族半导体的多元合金，或者包含由多种III-V族半导体以及合金薄层组合而成的复合沟道。
7.根据权利要求I所述的高驱动电流的III-V族金属氧化物半导体器件，其特征在于， 所述量子阱底部势垒层(103)、界面控制层(106)、抬高源漏层(108)与所述高迁移率量子阱沟道(105)的晶格为匹配或者赝配关系，且具有第一类量子阱能带对准关系，电子或者空穴在所述高迁移率量子阱沟道(105)中具有量子限制效应。
8.根据权利要求I所述的高驱动电流的III-V族金属氧化物半导体器件，其特征在于， 所述界面控制层(106)的禁带宽度大于所述高迁移率量子阱沟道(105)的禁带宽度，能够消除所述高迁移率量子阱沟道(105)表面的费米能级钉扎，且所述界面控制层(106)的厚度范围介于单个原子层到20nm之间。
9.根据权利要求I所述的高驱动电流的III-V族金属氧化物半导体器件，其特征在于， 所述高K栅介质(107)的介电常数k大于8，该高K栅介质(107)采用的材料包括氧化物、氮化物、氮氧化物、以及它们的任意混合、或者多层任意组合。
10.根据权利要求I所述的高驱动电流的III-V族金属氧化物半导体器件，其特征在于，所述抬高源漏层(108)选用高掺杂的III-V薄膜材料，所述金属栅结构(109)包括功函数金属层与低电阻栅电极。
全文摘要
本发明公开了一种高驱动电流的III-V族金属氧化物半导体器件，包括一单晶衬底；一在该单晶衬底上表面形成的缓冲层；一在该缓冲层上表面形成的量子阱底部势垒层；一在该量子阱底部势垒层中形成的平面掺杂层；一在该量子阱底部势垒层上表面形成的高迁移率量子阱沟道；一在该高迁移率量子阱沟道上表面形成的界面控制层；一在该界面控制层上表面形成的高K栅介质和抬高源漏层；一在该高K栅介质上形成的金属栅结构；以及一在该抬高源漏层上形成的源漏接触金属层。本发明利用界面控制层技术钝化MOS界面处的悬挂键，实现低界面态密度，并降低沟道中载流子的散射，提高了沟道层中的二维电子气浓度或二维空穴气浓度，满足了高性能III-V族CMOS技术的要求。
文档编号H01L29/06GK102610640SQ20111038799
公开日2012年7月25日 申请日期2011年11月29日 优先权日2011年11月29日
发明者刘洪刚, 卢力, 孙兵, 常虎东, 王虹, 薛百清 申请人:中国科学院微电子研究所