专利名称：去耦电容器电路系统的制作方法
去輔电容器电路系统
相关串请的交叉引用
本申请要求2011年7月I日提交的美国专利申请No. 13/175，724的优先权，在此通过引用整体并入该申请。技术领域
本公开总体涉及集成电路，并且更具体而言，涉及具有去耦电容器的集成电路。
背景技术：
去耦电容器经常用于帮助提供更为稳定的电源电压给集成电路上的电路系统。去耦电容器将直流(DC)电源线上的高频噪声旁路至接地电源线，从而防止噪声到达被加电的电路部件。在需要电源在各种操作模式之间切换的情形中，充足的去耦电容可以用作减小模式切换事件期间电源电压中的非期望骤降的幅度的能量储备。
集成电路设计中的发展要求电源供应稳定的功率以供集成电路以高数据速率和时钟速度操作。这要求增加每单位集成电路面积的去耦电容的量。大的去耦电容会占用集成电路上的过多的宝贵表面面积。
为了满足现代工艺的严格的多晶硅密度要求，每个去耦电容器包括紧邻其多晶硅栅极的虚设多晶硅结构。多晶硅栅极连接至电源线，而虚设多晶硅结构与操作的电路系统电学断开(即，虚设多晶硅结构并非被有源驱动至任何特定电压电平)。包括在该布置中形成的多个去耦电容器阵列块的集成电路可以具有由去耦电容器电路系统占据的可用裸片空间的大部分。 发明内容
集成电路可以包括去耦电容器电路系统(有时称为“decap”电路系统)。去耦电容器电路系统可以用于减少在电源线上存在的电源噪声的量。去耦电容器电路系统可以形成有虚设多晶硅结构以满足工艺密度要求。虚设多晶硅结构可以用于增加每个去耦电容器的电容。
可以按去耦电容器的分组(有时称为块)来组织去耦电容器。每个块中的去耦电容器可以布置为具有多个行和列的去耦电容器的阵列。去耦电容器块可以具有不同的大小和形状，并且可以表现出不同的电容值。
集成电路中的每个去耦电容器可以具有源极-漏极区、导电栅极结构和相关联的虚设结构。栅极结构可以连接至第一电源端子。第一电源端子可以被偏置到正电源电压或接地电源电压。源极-漏极区中的至少一个可以耦合至第二电源端子。第二电源端子可以被偏置到正电源电压或接地电源电压。
相关联的虚设结构可以形成为与导电栅极结构相邻且平行，使得每个源极-漏极区介于栅极和至少一个虚设结构之间。虚设多晶硅结构的大小和形状可以变化。可以通过金属、多晶硅或其他导电材料形成导电栅极结构和虚设结构。虚设结构中的一些或全部可以耦合至第二电源端子。虚设多晶硅结构中的一些或全部可以耦合至源极-漏极区中的至少一个。以此方式布置，耦合至第二电源端子的虚设多晶硅结构可以用于增加该去耦电容器的电容(例如在栅极结构和耦合到电源端子的相关联的虚设结构之间可以形成并联电容)。单独的虚设结构还可以提供对每个去耦电容器的屏蔽，使得每个去耦电容器与干扰、耦合机制和其他非期望的噪声源隔离。本发明的又一些特征及其本质和各种优势将通过所附附图和下面的具体描述变得更为明显。
图1是根据本发明的一个实施例的具有去耦电容器电路系统的示例性集成电路的顶部布局图。图2是根据本发明的一个实施例的具有符合密度准则(density-compliance)的结构的去稱电容器的顶部布局图。图3至图6是示出根据本发明的一个实施例的去耦电容器的顶部布局图。图7是根据本发明的一个实施例的示例性去耦电容器的截面侧视图。图8是示出与根据本发明的一个实施例的去耦电容器相邻形成的晶体管的图。图9是根据本发明的一个实施例的图8的截面侧视图。图10是根据本发明的一个实施例的不出与图8和图9的电路系统相关联的寄生电容的示意图。
具体实施例方式本发明的一些实施例涉及具有去耦电容器电路系统的集成电路。集成电路包括使用外部电源供电的片上电路系统。外部电源可以用于使用电源电压对集成电路供电。一般期望将电源电压维持在恒定电压电平。从电源汲取的功率的量在集成电路的正常操作期间可以变化。为了适应这类改变的功率需求同时维持恒定电源电压电平，集成电路可以包括去耦电容器电路系统。去耦电容器电路系统可以用作提供瞬态电流汲取的本地能量存储储备。使用去耦电容器电路系统提供电流可以减少电源噪声。图1显示了包括诸如数字/模拟电路系统和控制电路系统4之类的内部电路系统的集成电路。集成电路10可以包括存储器芯片、数字信号处理电路、微处理器、专用集成电路、可编程集成电路或其他适合的集成电路。如图1所示，集成电路10可以包括诸如去耦电容器块8之类的去耦电容器块。去耦电容器块8可以均包括电容器阵列。如图1所示，具有变化的配置的去耦电容器块8(例如不同大小和形状的去耦电容器块8)可以在器件10上形成。去耦电容器块8还可以通过不同类型的电容器(例如薄氧化物电容器和厚氧化物电容器)的组合形成。去耦电容器块8可以在许多位置中形成(例如，与I/O电路系统6相邻，作为I/O电路系统6的构成部分，与对电源变化敏感的电路4相邻，或者在器件10上的任何期望位置处)。如果期望，则可以在器件10上形成数十或数百去耦电容器阵列块8。去耦电容器块8可以用于减少器件10上的相应位置处的电源变化。例如，考虑外部电源供应1. 2V正电源电压给器件10的情形。器件10可以包括以高数据速率(例如大于IGbps的数据速率)操作的通信电路系统4。在空闲模式期间，通信电路系统4可以从电源汲取O. 5A的电流(作为一个示例)。在传输模式期间，通信电路系统可以从电源汲取0.7A的电流。在从空闲模式至传输模式的模式切换期间，与器件10上的通信电路系统4相邻定位的去耦电容器块8可以用于提供O. 2A的电流(O. 7-0. 5)，使得通信电路系统8接收1.2V的恒定正电源电压。
考虑正电源经历瞬态电压毛刺的另一情形。去耦电容器块8可以通过提供瞬态电流给内部电路系统4使得在电路系统4的本地电源端子处接收的正电源电压保持恒定为1. 2V(作为一个示例)来抑制或吸收该毛刺。用于维持恒定电源电压并同时供应期望电流汲取的去I禹电容器电路系统8可以称为镇流电路(ballasting circuit)。
在器件10上形成的去耦电容器块8可以具有大的尺度。例如，单个去耦电容器阵列8可以经测量达400 μ mX 200 μ m并且可以具有100或更多个、1000或更多个、或者10000 或更多个单独的电容器单元。现代集成电路中的去耦电容器电路系统8的大小可以占据可用裸片面积的相当大的百分比(例如从3%至15%或更多)。
在器件10上形成的去耦电容器块8可以包括薄氧化物去 耦电容器、厚氧化物去耦电容器或其他合适去耦电容器的任何合适组合。例如，靠近由高电源电压供电的电路系统 (例如I/O电路系统6)的去耦电容器块8可以包括比薄氧化物去耦电容器(如果存在) 更多的厚氧化物去耦电容器，而靠近由低电源电压供电的电路系统(例如数字电路系统4) 的去耦电容器块8可以包括比厚氧化物去耦电容器(如果存在)更多的薄氧化物去耦电容器。
由去耦电容器电路系统占据的面积的相当大的部分被保留用于虚设多晶硅结构。 在常规去耦电容器中，这些虚设多晶硅结构仅用于满足针对给定工艺的多晶硅密度要求。 在正常集成电路操作期间，常规去耦电容器中的虚设多晶硅结构未被偏置到任何指定电压电平并且与金属布线(通过该金属布线传递电源电压)电隔离。
图2是具有邻近电路系统的、符合密度准则的结构的示例性薄氧化物去耦电容器 100的顶部布局图。
针对给定工艺的多晶硅密度要求要求集成电路布局的每单位面积的多晶硅密度满足某些阈值要求(即，每单位面积的多晶硅密度必须大于第一阈值，并且每单位面积的多晶硅密度必须小于第二阈值)。在图2的示例中，具有多晶硅栅极22的集成电路结构可以在距去耦电容器100的多晶硅栅极102的距离Dl处形成。如果Dl不在某个范围之内， 则集成电路可能违反针对给定工艺的密度要求。例如，如果多晶硅栅极22和去耦电容器多晶硅栅极102之间的距离Dl过大，则每单位面积的多晶硅密度可以低于第一阈值，从而违反密度要求。
符合密度准则的结构34可以用于满足多晶硅密度要求。插入于去耦电容器栅极 102和多晶硅栅极22之间的符合密度准则的结构34可以用于增加集成电路的每单位面积的多晶硅密度至在第一密度阈值要求之上并且在第二密度阈值要求之下的值。
如图2所示，薄氧化物去耦电容器100可以包括栅极102以及源极和漏极区104。 栅极区102可以由电压Vg偏置。源极-漏极区104可以由电源接地电压Vss通过路径112 偏置。源极-漏极区104还可以通过金属路径112耦合至相关联的符合密度准则的结构34对。图2仅是示例性的。电容器100可以是薄氧化物去耦电容器电路系统、厚氧化物去耦电容器电路系统或其他合适的去耦电容器电路系统。图3是示意性薄氧化物去耦电容器的顶部布局图。如图3所示，薄氧化物去耦电容器100可以包括栅极102以及源极和漏极区104。源极和漏极区104可互换并且在此有时统称为源极-漏极区。栅极102可以具有O.1 μ m至1. 2 μ m的栅极长度103。栅极区102可以通过poly-to-Ml (多晶硅至Ml)过孔108耦合至金属路径109 (例如在其上可以传递信号Vg的导电路径)。过孔108是将多晶硅结构耦合至在第一金属互连层Ml中形成的对应金属路径的接触结构。源极-漏极区104可以通过源极-漏极接触(有时称为源极-漏极过孔)110 f禹合至金属路径112。源极-漏极区104可以使用有时称为指(finger)的金属结构耦合至金属路径112。可以在距源极-漏极区104距离Dl处形成结构114(例如，可以在与第一源极-漏极区104距离Dl处形成第一符合密度准则的结构，而可以在与第二源极-漏极区104距离 Dl处形成第二符合密度准则的结构)。可以在与结构114距离D2处形成虚设结构120 (例如，与第一源极-漏极区相关联的第一符合密度准则的结构114和120可以隔开距离D2，而与第二源极-漏极区相关联的第二符合密度准则的结构114和120可以隔开距离D2)。结构114和120可以基本平行于栅极102而延伸。距离Dl和D2可以基于用于制造集成电路10的工艺的密度要求。距离Dl可以具有与距离D2不同的值。导电结构114和120可以通过金属或任何合适的材料形成，其密度与栅极102的密度相当。例如，结构114和虚设结构120可以使用多晶硅形成以满足多晶硅密度要求(即，为了确保去耦电容器的密度与周围电路系统的密度基本匹配)。用于满足密度匹配要求的诸如结构114和虚设结构120之类的符合密度准则的结构有时可以称为虚设填充结构、虚设栅极结构或傀偏结构(ghost structure)。由去耦电容器100占据的面积的相当大部分被保留用于这类符合密度准则的结构。为了增加去耦电容器100的总电容而不导致面积增加(为了更有效地利用由结构114占据的面积)，结构114可以经由poly-to-Ml过孔118联接(耦合)至金属路径112。可以使用有时称为指的金属结构将结构114联接至金属路径112。可以通过金属路径112 (作为一个示例)将结构114驱动至电源电压Vss。使用该布置耦合的结构114可以贡献附加的电容给去耦电容器100的总电容。使用结构114增加电容器100的总电容可以因此增加去耦电容器100的每单位面积的电容。这允许电路设计者减少每个去耦电容器块8的面积并同时仍提供充足的去耦电容，从而释放宝贵的集成电路面积以供其他操作电路系统使用。去耦电容器100可以耦合至附近的电源线。路径109可以耦合至集成电路10上的电源线(例如Vg可以等于正电源Vdd)。去耦电容器100可以用于防止路径109上的电源变化。用于防止附近电源线上的电源变化的去耦电容器100可以对附近的噪声电路系统敏感。结构114可以提供对去耦电容器100的屏蔽，使得可以最小化电容性耦合和其他耦合机制(例如去耦电容器100可以与附近噪声电路系统隔离)。考虑附近电路包括在其上传递具有大电压摆动的高频信号的给定导电路径的情形。在去耦电容器100和给定导电路径之间存在寄生电容。给定导电路径的高频信号传输分量可以通过寄生电容耦合到去耦电容器100中。接地结构114可以提供去耦电容器100与高频分量的屏蔽(例如，结构114可以用于将耦合的高频分量旁路至接地)。图3仅是示例性的。去耦电容器100的侧边可以有在栅极102的任一侧上的任何数目的虚设结构(例如，至少两个虚设结构，至少三个虚设结构等)以满足工艺密度需求。使用图3的配置联接的虚设结构120可以屏蔽去耦电容器100免受非期望的信号源的影响。可以使用图3的布置复制去耦电容器100以形成任何大小和形状的去耦电容器阵列。用于防止电源变化的薄氧化物去耦电容器100可以耦合至低电压电源线。可以在集成电路10上的使用较低电压电源线的电路系统(例如数字电路系统4)附近形成薄氧化物去耦电容器100。薄氧化物去耦电容器100耦 合到的电源线可以供应从O. 5V至1. 5V的电压(作为一个不例)。图4是示例性厚氧化物去耦电容器的顶部布局图。如图4所示，厚氧化物去耦电容器101可以包括栅极202和源极-漏极区104。栅极区域202可以具有大于薄氧化物去耦电容器的栅极长度103 (图3)的栅极长度203。栅极长度103可以具有O.1ym至2. 2μπι或任何其他的合适长度。栅极202可以通过poly-to-Ml过孔108耦合到金属路径109。源极-漏极区104可以通过源极-漏极接触110耦合至金属路径112。可以在与源极-漏极区104距离D3处形成符合密度准则的结构204。为了满足工艺密度要求，距离D3可以大于距离Dl (图3)。结构204可以基本平行于栅极202而延伸。厚氧化物去耦电容器101可以耦合至高电压电源线(例如路径109上的信号Vg可以被驱动至正电源电压Vdd)。可以在集成电路10上的要求高电压电源线的电路(例如I/o电路系统6)附近形成厚氧化物去耦电容器101。厚氧化物去耦电容器101耦合到的电源线可以供应从2V至4V的电压(作为一个示例)。图5是示出薄氧化物去耦电容器的另一合适布置的图。如图5所示，结构120可以通过poly-to-Ml过孔302联接至金属路径112。可以使用金属路径112有源地将结构120驱动至电源电压Vss。被偏置到电源电压Vss的结构120和114可以提供对去耦电容器101的屏蔽以免受非期望的源的影响。图5仅是示例性的。去耦电容器100的侧边可以有任何数目的虚设结构120 (例如至少两个虚设结构、至少三个虚设结构、等等)以满足工艺密度要求。附加的虚设结构120还可以通过poly-to-Ml过孔302联接至金属路径11 2并且通过路径112偏置到电源电压Vss0附加的经联接的结构120还可以提供对去耦电容器100的屏蔽以免受非期望的源的影响。此外，如上所述地经联接的结构120的添加并不限于薄氧化物去耦电容器的布局，而是可以应用于厚氧化物去耦电容器的布局或任何其他合适的电容器配置。图6示出薄氧化物去耦电容器的另一合适布置的图。如图6的示例所示，可以在结构114和120之上形成金属板部分402。虚设结构120可以通过poly-to-Ml过孔302、金属板部分402和poly-to-Ml过孔118稱合至虚设结构114。金属板部分402可以短接至路径112。此外，如上所述的结构114至120的耦合并不限于薄氧化物去耦电容器的布局，而是可以应用于厚氧化物去耦电容器的布局或任何其他合适电容器配置。图7是示出了薄氧化物去耦电容器100的截面侧视图的图。在图7的示例中，可以在衬底SUB中的η阱中形成去耦电容器100，而可以通过η+掺杂区域形成源极-漏极区104。如果期望，还可以在深η阱内部的P阱中形成去耦电容器100，而可以通过ρ+掺杂区域形成源极-漏极区104。可以在与去耦电容器100相邻的浅沟槽隔离(STI)结构460上形成符合密度准则的结构114。
如图7的示例中所示，去耦电容器100的电容可以包括三个电容Cl、C2和C3。
电容Cl可以表示存在于栅极102和栅极102正下方的衬底表面之间的本征电容。 例如，如果η阱被偏置到接地电压Vss，则将电压Vg施加至栅极区102可以导致在氧化物层 450下方形成聚集区452。电容Cl可以基于氧化物层450的厚度以及栅极102的布局面积。 电容器C2和C3可以表示存在于结构114和栅极区102之间的寄生耦合电容。C2和C3的寄生电容可以基于栅极区102和结构114之间的距离456 (例如，电容C2和C3可以与距离 456成反比)。例如，如果距离456增加，则电容C2和C3将减小。相反地，如果距离456减少，则电容C2和C3将增加。
寄生电容C2和C3的添加可以相比于电容Cl导致总电容增加5% -40%。例如， 考虑薄氧化物去耦电容器具有18. 3fF的原始电容Cl的情形。将虚设结构114联接至接地可以引入电容C2和C3，其将使薄氧化物去耦电容器100的电容增加至24fF (作为一个示例)。
图8是示出靠近晶体管500的去耦电容器100的图。如图8的示例所示，晶体管500 可以具有多晶硅栅极502、源极区504和漏极区506。晶体管栅极502可以通过poly-to-Ml 过孔510耦合至金属路径512。栅极502可以通过金属路径512接收正电压信号Vsig。由于非常邻近晶体管500，所以在晶体管栅极区502处的电压改变可以寄生地耦合至去耦电容器100上(例如Vsig的改变可以导致Vg的对应改变)。
考虑电压信号Vsig从电源电压Vss向正电源电压Vcc的转变的情形。如果虚设结构114未被偏置到电源电压，则Vsig的该转变步骤行为可以通过在晶体管500的栅极502 和去耦电容器100的栅极102之间的寄生电容耦合至去耦电容器100。
图9是示出图8的去耦电容器100和晶体管500的截面视图的图。在图9的示例中，晶体管栅极区502到去耦电容器100的寄生耦合可以由具有电容Ccoup的电容器表示。 结构114可以绑定于接地电压Vss或其他期望电压电平。从Vsig到Vg的耦合路径可以由结构114向电压Vss的接地所阻断(例如，来自电路500的任何电容性耦合将由结构114 吸收并且将不影响信号Vg的行为)。
考虑Vsig表示经历瞬态大电压摆动的信号的情形。结构114的接地将旁路通过寄生电容器Ccoup的电流，使得去耦电容器100的信号Vg不受Vsig的任何电压改变的影响。
图10是示出图8和图9的晶体管500和去耦电容器100的代表性电路的图。电容器Cl和寄生电容器C2和C3可以在信号Vg和电源线Vss之间并联耦合。C1、C2和C3的并联组合的有效电容具有C1、C2和C3的电容之和的值。
由于电容Ccoup和Cl、C2和C3的并联有效电容被接地至Vss，因此信号Vg与晶体管信号Vsig隔离(S卩，因Ccoup导致的电容性耦合将被电源接地吸收)。例如，因信号 Vsig的改变导致通过寄生电容器Ccoup的任何电流将被旁路至接地端子Vss并且将不受信号Vg影响。
附加实施例
附加实施例1。一种集成电路包括第一端子和第二端子；半导体衬底；在半导体衬底上的绝缘体层；在绝缘体层上的导体，配置成用作集成电路电容器的第一导电结构，其中导体电耦合至第一端子；以及至少一个符合密度准则的结构，其电耦合至第二端子并且配置成用作集成电路电容器的第二导电结构。附加实施例2。如在附加实施例1中限定的集成电路，其中符合密度准则的结构包括多晶硅。附加实施例3。如在附加实施例2中限定的集成电路，其中导体包括多晶硅栅极结构。附加实施例4。如在附加实施例3中限定的集成电路，还包括在半导体衬底中与多晶硅栅极结构相邻的源极-漏极区，其中源极-漏极区耦合至第二端子。附加实施例5。如在附加实施例4中限定的集成电路，还包括半导体衬底中的掺
杂阱，其中掺杂阱的一部分位于绝缘体层下方，并且其中在掺杂阱中形成源极-漏极区。附加实施例6。如在附加实施例5中限定的集成电路，其中掺杂阱包括η阱，并且其中源极-漏极区包括η+掺杂区。附加实施例7。如在附加实施例5中限定的集成电路，其中掺杂阱包括P阱，并且其中源极-漏极区包括P+掺杂区。附加实施例8。如在附加实施例1中限定的集成电路，还包括在半导体衬底中的源极-漏极区，其中源极-漏极区耦合至第二端子。附加实施例9。如在附加实施例8中限定的集成电路，还包括金属结构，电耦合至第二端子，具有耦合至源极-漏极区的至少一个指，并且具有耦合至符合密度准则的结构的至少一个指。附加实施例10。如在附加实施例8中限定的集成电路，其中至少一个符合密度准则的结构包括第一符合密度准则的结构和第二符合密度准则的结构，集成电路电容器还包括金属结构，电耦合至第二端子，具有耦合至源极-漏极区之一的第一指，具有耦合至第一符合密度准则的结构的第二指，并且具有耦合至第二符合密度准则的结构的第三指。附加实施例11。如在附加实施例10中限定的集成电路，其中第一符合密度准则的结构介于第二符合密度准则的结构和第一指耦合到的源极-漏极区之间。附加实施例12。如在附加实施例8中限定的集成电路，其中至少一个符合密度准则的结构包括第一符合密度准则的结构和第二符合密度准则的结构，集成电路电容器还包括金属结构，耦合至第二端子，其中金属结构包括耦合至源极-漏极区之一的路径以及覆盖第一符合密度准则的结构和第二符合密度准则的结构两者的金属板部分，其中金属结构电耦合到第一符合密度准则的结构和第二符合密度准则的结构，并且其中第一符合密度准则的结构介于第二符合密度准则的结构和金属结构耦合到的源极-漏极区之间。附加实施例13。一种集成电路包括电源线；半导体衬底；在半导体衬底上的绝缘体层；在绝缘体层上的导体；以及至少一个符合密度准则的结构，电耦合至电源线，其中符合密度准则的结构和导体形成电容性结构。附加实施例14。如附加实施例13中限定的集成电路，其中导体包括多晶硅栅极。附加实施例15。如附加实施例14中限定的集成电路，其中至少一个符合密度准则的结构包括多晶硅。
附加实施例16。如附加实施例13中限定的集成电路，还包括在半导体衬底中形成的浅沟槽隔离结构，其中符合密度准则的结构布置在浅沟槽隔离结构之上。
附加实施例17。如附加实施例13中限定的集成电路，还包括附加的电源线，其中该附加的电源线耦合至导体。
附加实施例18。一种形成集成电路的方法，包括在半导体衬底上形成绝缘体层； 通过在绝缘体层上形成栅极结构来形成集成电路电容器的第一导电结构；在半导体衬底中形成与栅极结构相邻的第一源极-漏极区和第二源极-漏极区；通过在半导体衬底上形成至少一个符合密度准则的结构来形成集成电路电容器的第二导电结构；以及将符合密度准则的结构耦合至第一源极-漏极区以增加集成电路电容器的电容。
附加实施例19。如附加实施例18中限定的方法，还包括将电源线耦合至少一个符合密度准则的结构。
附加实施例20。如附加实施例18中限定的方法，还包括将栅极结构耦合至电源路径。
附加实施例21。如附加实施例18中限定的方法，还包括将第一源极-漏极区与第二源极-漏极区短接。
前述内容仅为说明本发明的原理，并且本领域技术人员在不偏离本发明的范围和精神的前提下可以做出各种修改。
权利要求
1.一种集成电路，包括第一端子和第二端子；半导体衬底；在所述半导体衬底上的绝缘体层；在所述绝缘体层上的导体，配置成用作集成电路电容器的第一导电结构，其中所述导体电耦合至所述第一端子；以及至少一个符合密度准则的结构，电耦合至所述第二端子并且配置成用作所述集成电路电容器的第二导电结构。
2.根据权利要求1所述的集成电路，其中所述符合密度准则的结构包括多晶硅。
3.根据权利要求2所述的集成电路，其中所述导体包括多晶硅栅极结构。
4.根据权利要求3所述的集成电路，还包括在所述半导体衬底中与所述多晶硅栅极结构相邻的源极-漏极区，其中所述源极-漏极区耦合至所述第二端子。
5.根据权利要求4所述的集成电路，还包括所述半导体衬底中的掺杂阱，其中所述掺杂阱的一部分位于所述绝缘体层下方，并且其中在所述掺杂阱中形成所述源极-漏极区。
6.根据权利要求5所述的集成电路，其中所述掺杂阱包括η阱，并且其中所述源极-漏极区包括η+掺杂区。
7.根据权利要求5所述的集成电路，其中所述掺杂阱包括P阱，并且其中所述源极-漏极区包括P+掺杂区。
8.根据权利要求1所述的集成电路，还包括在所述半导体衬底中的源极-漏极区，其中所述源极-漏极区耦合至所述第二端子。
9.根据权利要求8所述的集成电路，还包括金属结构，电耦合至所述第二端子，具有耦合至所述源极-漏极区的至少一个指，并且具有耦合至所述符合密度准则的结构的至少一个指。
10.根据权利要求8所述的集成电路，其中所述至少一个符合密度准则的结构包括第一符合密度准则的结构和第二符合密度准则的结构，所述集成电路电容器还包括金属结构，电耦合至所述第二端子，具有耦合至所述源极-漏极区之一的第一指，具有耦合至所述第一符合密度准则的结构的第二指，并且具有耦合至所述第二符合密度准则的结构的第三指。
11.根据权利要求10所述的集成电路，其中所述第一符合密度准则的结构介于所述第二符合密度准则的结构和所述第一指耦合到的所述源极-漏极区之间。
12.根据权利要求8所述的集成电路，其中所述至少一个符合密度准则的结构包括第一符合密度准则的结构和第二符合密度准则的结构，所述集成电路电容器还包括金属结构，耦合至所述第二端子，其中所述金属结构包括耦合至所述源极-漏极区之一的路径以及覆盖所述第一符合密度准则的结构和所述第二符合密度准则的结构两者的金属板部分，其中所述金属结构电耦合到所述第一符合密度准则的结构和所述第二符合密度准则的结构，并且其中所述第一符合密度准则的结构介于所述第二符合密度准则的结构和所述金属结构耦合到的所述源极-漏极区之间。
13.一种集成电路，包括电源线；半导体衬底；在所述半导体衬底上的绝缘体层；在所述绝缘体层上的导体；以及至少一个符合密度准则的结构，电耦合至所述电源线，其中所述符合密度准则的结构和所述导体形成电容性结构。
14.根据权利要求13所述的集成电路，其中所述导体包括多晶硅栅极。
15.根据权利要求14所述的集成电路，其中所述至少一个符合密度准则的结构包括多晶娃。
16.根据权利要求13所述的集成电路，还包括在所述半导体衬底中形成的浅沟槽隔离结构，其中所述符合密度准则的结构布置在所述浅沟槽隔离结构之上。
17.根据权利要求13所述的集成电路，还包括附加的电源线，其中所述附加的电源线耦合至所述导体。
18.—种形成集成电路的方法，包括在半导体衬底上形成绝缘体层；通过在所述绝缘体层上形成栅极结构来形成集成电路电容器的第一导电结构；在所述半导体衬底中形成与所述栅极结构相邻的第一源极-漏极区和第二源极-漏极区；通过在所述半导体衬底上形成至少一个符合密度准则的结构来形成所述集成电路电容器的第二导电结构；以及将所述符合密度准则的结构耦合至所述第一源极-漏极区以增加所述集成电路电容器的电容。
19.根据权利要求18所述的方法，还包括将电源线耦合至所述至少一个符合密度准则的结构。
20.根据权利要求18所述的方法，还包括将所述栅极结构耦合至电源路径。
21.根据权利要求18所述的方法，还包括将所述第一源极-漏极区与所述第二源极-漏极区短接。
全文摘要
本公开的实施例涉及去耦电容器电路系统。提供了具有去耦电容器电路系统的集成电路。该去耦电容器电路系统可以包括符合密度准则的结构。符合密度准则的结构可以被联接至由电源线驱动的金属路径。以此方式联接符合密度准则的虚设结构可以增加去耦电容器电路系统的每单位面积的电容。以此方式联接符合密度准则的虚设结构可以屏蔽去耦电容器以免受附近噪声信号源的影响。
文档编号H01L21/02GK103000630SQ20121022893
公开日2013年3月27日 申请日期2012年6月29日 优先权日2011年7月1日
发明者C·H·库尔 申请人:阿尔特拉公司