具有连接至源极的背栅的GaN HEMT的制作方法
【专利摘要】本发明通过在栅极和漏极之间的成核层和缓冲层中刻蚀出空隙来减小GaN器件的沟道层内的动态导通电阻。可以镀敷该空隙和器件衬底的下侧以形成背栅金属层。本发明通过减小从HEMT的栅极到漏极的电场强度来增加器件击穿电压。通过将背栅金属层置于沟道的有源区域的下面来减小该电场强度。背栅金属层可以与源极或漏极电接触。
【专利说明】具有连接至源极的背栅的GaNHEMT
[0001]本申请要求于2010年6月4日提交的题为“GaN HEMTs with a Back GateConnected to the Source”的临时申请61/351，726的优先权。临时申请61/351，726通过引用方式并入于此。
【技术领域】
[0002]本发明涉及氮化镓高电子迁移率场效应晶体管(HEMT)(又称为异质结构FET(HFET)或调制掺杂FET (MODFET))的制造领域，在该氮化镓高电子迁移率场效应晶体管中，源极或漏极可以与沟道的有源区下面的背栅电连接。
【背景技术】
[0003]HEMT器件，尤其是由GaN制成的HEMT器件可以用于切换大电压。这些器件的一个缺点是要通过势垒区来防止栅极与漏极之间的短路。若在势垒层中栅极和漏极之间的电场过大，则势垒层击穿，器件短路。另一个问题是，栅极下面的成核层(nucleation)和缓冲层中的碳会减小器件的切换速度。这出现在器件的动态导通电阻中。该动态导通电阻是当器件从截止切换为导通时两端之间的电阻。
【发明内容】
[0004]本公开描述了减少HEMT器件的动态导通电阻并增加栅极和漏极之间的击穿电压的结构和方法。
[0005]本发明的原理的一个优选实施例为一种HEMT器件，其包括衬底、缓冲层、沟道层和势垒层；布置在所述势垒层上的源极、栅极和漏极。此外，HEMT器件包括布置在所述衬底下侧上的背栅金属层，以及空隙(void)，其在位于所述栅极和所述漏极之间的有源区域下方的缓冲层和衬底中。而且，所述源极与所述背栅金属层电连接。
[0006]基于在前实施例的替代实施例包括所述衬底和所述缓冲层之间的成核层。所述成核层在所述有源区域下方在所述栅极和所述漏极之间包括空隙。本实施例可以包括导电镀敷层，其在所述衬底和所述缓冲层的被处在所述栅极和漏极之间的所述有源区域下方的所述空隙所暴露的表面上。所述导电镀敷层可以为金属并且可以与所述背栅金属层电连接。
[0007]在先前描述的实施例中的沟道层可以包括III族材料与V族材料的组合，优选GaN。此外，先前描述的实施例可以包括绝缘覆盖层。
[0008]本发明的原理的替代实施例包括一种制造HEMT器件的方法，该器件的栅极和漏极之间、沟道层以下的含碳区域被去除并被背栅金属层取代。该形成HEMT器件的方法包括接收衬底，所述衬底的顶面上形成有缓冲层、沟道层、势垒层。在所述势垒层上形成源极、漏极和栅极，然后将所述衬底的背面刻蚀穿过所述缓冲层，以在所述栅极和所述漏极之间的区域中形成空隙。该方法可以包括在所述衬底和所述缓冲层之间添加成核层，以及将所述空隙刻蚀穿过所述成核层。
[0009]先前描述的方法还可以包括在所述衬底的背面上、在所述沟道层的背面上、以及所述成核层和所述缓冲层的通过在所述栅极和漏极之间的所述区域中形成所述空隙而被暴露的边缘上形成背栅金属层。而且该方法还可以包括在所述HEMT器件上形成与所述源极连接并且与所述背栅金属层连接的源极场板。该方法中的沟道层包括GaN或另一III族-V族材料。
【专利附图】
【附图说明】
[0010]附图与说明一起示出了本发明的示例性实施例，并且与说明书一起用于解释本发明的原理。
[0011]图1:现有技术的FET的结构。
[0012]图2:示出本发明原理的实施例的器件的侧视图。
[0013]图3A:示出本发明原理的实施例的器件的侧视图。
[0014]图3B:图3A中的器件的A-A截面俯视图。
[0015]图4:制造具有背栅的GaN HEMT的方法。
[0016]图5:制造具有背栅的GaN HEMT的替代方法。
【具体实施方式】
[0017]尽管本发明的实施例适用于许多不同的器件，但它们尤其适用于微波和毫米波功率GaN晶体管和闻压开关GaN晶体管。
[0018]在以下详细描述中，通过举例的方式仅示出并描述了本发明的某些示例性实施例。本领域技术人员将认识到，在不偏离本发明的精神和范围的情况下，可以通过各种方式对所述示例性实施例进行修改。因此，附图和说明书本质上应视为说明性的而非限制性的。
[0019]还要理解的是，当诸如层、区域或衬底之类的元件被称为在另一元件“上”时，它可以是直接在该另一元件上，或者还可以有中间元件。而且，诸如“内部”、“外部”、“上部”、“上面”、“下部”、“之下”、“下面”之类的相对术语及其类似术语在本文中可用于描述一层或另一区域的关系。要理解的是，这些术语意在除了包含图中所描述的方位外，还包含器件的不同方位。
[0020]尽管在本文中可以使用术语第一、第二等来描述各种元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应由这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一区域、层或部分区分开。因此，在不偏离本发明的教导的情况下，下面讨论的第一元件、第一组件、第一区域、第一层或第一部分可以被称为第二元件、第二组件、第二区域、第二层或第二部分。
[0021]在此参照剖视图来描述本发明的实施例，这些剖视图是本发明的理想实施例的示意性图示。要理解的是，许多层将具有与所示的厚度相比不同的相对厚度。而且，可以预料到例如由于制造技术和/或公差而导致的图示形状的变化。本发明的实施例不应解释为限制于本文所示的各区域的特定形状，而应包括例如由于制造而导致的形状的偏差。示出为或描述为方形或矩形的区域通常由于正常的制造公差而具有圆形或弯曲的特征。因此，附图中示出的区域本质上为示意性的，它们的形状并非意在说明器件的区域的精确形状，同样并非意在限制本发明的范围。在各附图中，相似标号元件为相同元件，即，图3A和图3B中的110与图1中的110相同。[0022]图1示出了 HEMT器件的典型横截面，该器件包括衬底107、可选成核层108、缓冲层109、沟道层110、势垒层112，以及通常的源极114、栅极116和漏极118。背栅金属层106可以与源极114或源极场板115电连接。栅极116可以封装在绝缘覆盖层117内。
[0023]在现有技术中，栅极116通常仅由顶栅结构组成。源极114可以通过至背栅金属层106的导电通孔(未示出)连接到硅衬底107的背面。硅衬底107可以变薄至100微米量级的厚度，但仍保留在器件的有源区的下方。
[0024]器件的有源区是源极114和漏极118之间的区域，并且包括势垒层112、沟道层110、缓冲层109和成核层108。源极114和漏极118之间的导通发生在沟道层中。器件的截止模式导电率由漏极118和栅极116之间的势垒层112的击穿场强决定。栅极116和漏极118之间的有源区域的击穿场强由该区域中的势垒层112的成分决定。此外，有源区可能包含诸如成核层108中的高浓度碳之类的缺陷。这些缺陷表现为动态导通电阻的增加。动态导通电阻是当器件从截止切换为导通时栅极116和漏极118之间的电阻。
[0025]可以添加成核层108以减少衬底107和缓冲层109之间的晶格失配。实际上，成核层108用作衬底107和缓冲层109之间的过渡。通过示例的方式而非限制，成核层108可以包括AlN或AlGaN。成核层108的厚度可以在IOnm和50nm之间。
[0026]如图1所示，GaN器件一般在衬底和缓冲层之间具有成核层108，以在可能具有不同晶体结构的衬底107和缓冲层109之间提供晶体过渡。成核层108和缓冲层109可以为AlxGahN (0<=χ<=1)并且具有缺陷。成核层108中的缺陷可以包括间隙、氧空位、镓空位、或镓间隙中的碳。成核层108中的缺陷产生反相电场，必须在导通发生前克服该反相电场。通过向缓冲层109提供电荷载流子来抵消反相电场，从而克服反相电场。一旦反相电场109被抵消，则有更多载流子可用于沟道层110的导通，并且导通电阻达到稳定状态。此外，通过减小反相电场，更多的载流子可提早用于导通。
[0027]继续图1，由于在载流子可用于沟道层之前必须克服反相电场，因此可以通过消除引起势垒区域中载流子较少的原因来减小栅极至漏极电阻。具体地，通过刻蚀来去除至少栅极116和漏极118之间的沟道层110下面的衬底107、缓冲层109和成核层108。
[0028]截止模式击穿电压是导致势垒层112和/或沟道层110击穿的栅极116和漏极118之间的电压。成核层108中的缺陷不会直接影响击穿电压。但是改善成核层108中缺陷的影响的步骤使得能够进行减小栅极116和漏极118之间的峰值电场的步骤。
[0029]考虑到图1中的现有技术，本发明的目的有两个方面:(1)通过去除使得可用于导通的载流子耗尽的含碳区域来减小高压GaN FET器件中的动态电阻，以及(2)对去除的区域镀敷金属以形成背栅金属层106。如图2和图3所示，背栅金属层106可以位于器件的高电场区域内，以用作该区域中的峰值电场的减小器。这两个动作，即去除所选区域中的成核层108和缓冲层109以及对这些区域镀敷金属的动作，使得与现有技术中已知的器件相比能够实现低的动态导通电阻和高的击穿电压。
[0030]本发明的原理如图2的器件所示，形成器件结构的方法如图4和图5所示，其均能导致动态导通电阻减小以及击穿电压提高。利用同一过程实现这两个性能改善。通过去除含碳区域(即，器件200的成核层108和缓冲层109)来得到图2中的结构。在一个实施例中，通过从晶片的背侧刻蚀所选区域107、108和109来进行去除，然后对刻蚀区域105镀敷金属，并形成连接镀金属的刻蚀区域105与器件的源极114的电接触。镀金属的刻蚀区域105由于其靠近势垒层112中的栅极116与漏极118之间的高电场区域以及其与源极场板115连接，因此对该高电场区域形成有效的背栅金属层106。背栅金属层106对高电场区域的靠近导致该区域中峰值电场减小，从而增加器件200的击穿电压。
[0031]由于去除有源区中反相电场的来源使得更多载流子可以用于沟道层110的导通，所以动态导通电阻减小。
[0032]在图3A的优选实施例中，去除了衬底107、成核层108和缓冲层109。可以通过刻蚀以及通过等离子刻蚀来去除这些层。
[0033]刻蚀是一种用于去除材料的已知技术。通过在刻蚀前遮蔽器件，刻蚀可以是选择性的。刻蚀可以按两个或更多步骤执行。通过示例而非限制的方式，可以利用CF4或SF6来刻蚀衬底107，然后利用氯来刻蚀成核层108和缓冲层109。一旦到达成核层108/缓冲层109，对衬底的刻蚀将结束。通过对刻蚀进行定时以及通过选择刻蚀剂来控制成核层108或缓冲层109的刻蚀深度。针对在刻蚀深度为微米数量级的情况下对成核层108或缓冲层109的氯刻蚀，刻蚀时间在I分钟和100分钟之间，但这并是非限制性的。
[0034]图3B示出了从图3A中的器件300的顶部观看的剖视图。刻蚀区域105用虚线框示出。刻蚀区域105不一定为器件300的整个衬底107、成核层108和缓冲层109。
[0035]如图4所示地可以在形成了完成的器件之后使用构造器件200或器件300的方法，或者可以如图5所示地在添加了势垒层和沟道层之后进行刻蚀。在图4中，在衬底上构造器件200或器件300，然后刻蚀器件200或器件300以在漏极118附近生成背栅金属层106。
[0036]在图5中，通过从载体开始并以载体为基础进行构造，按照与图4中所述的顺序相反的顺序来添加各器件层。一旦存在所有的器件层，就在所选区域105中刻蚀掉衬底层107、成核层108和缓冲层109。然后去除载体并完成器件200或器件300。
[0037]通常，利用通孔连接源极114和硅衬底107的背侧将不会影响击穿电压或动态导通电阻，这是因为背栅金属层106离器件200或器件300的有源区太远。然而，通过刻蚀衬底107、成核层108和缓冲层109，然后形成背栅金属层106，通过靠近背栅金属层106来减小峰值电场。
[0038]此外，通过减小栅极116和漏极118之间的电场的大小可以增加截止模式击穿电压。通过在栅极116和漏极118之间、沟道层110下面将背栅金属层106添加至源极114，可以减小栅极116和漏极118之间的峰值电场。
[0039]导通电阻的典型时间常数为100毫秒至100微秒的数量级。通过刻蚀成核层108和缓冲层109，可以使时间常数减小至小于100纳秒。
[0040]刻蚀掉成核层108和缓冲层109不会影响截止模式下的击穿电场强度。该电场在栅极116和漏极118之间。若场变得太强，则势垒层112会在势垒层112和绝缘覆盖层117之间、栅极116和漏极118之间的交界处短路。峰值电场出现在栅极116最接近于漏极118的边缘处。通过在栅极和漏极之间的区域105中添加连接至源极114的背面金属，栅极116处的峰值电场减小。
[0041]尽管用GaN材料来进行实践，但这并非限制性的。可以利用III族材料和V族材料的其它组合来实践上述技术和方法。典型的III族材料包括镓和铟。V族材料包括氮、磷、砷、和锑。通过示例的方式但非限制性的，沟道层110材料包括GaN、InGaN和Al InGaN。通过示例的方式但非限制性的，可替代的绝缘覆盖层117材料包括AlN、AlInN、AlGaN和AlInGaN。
[0042]沟道层110和势垒层112已被描述为单一的同质层，这仅为示例并非限制。所描述的各层可以包括上述材料的多层。
[0043]图4中描述的制造器件200和器件300的方法。该方法实质上从完整的器件开始并选择性地去除材料来形成器件200或器件300。具体地，方法400从接收衬底、将沟道层和势垒层添加至上表面的步骤410开始。衬底可以包括上表面上的成核层和缓冲层。在步骤420，添加源极、栅极和漏极接触件来完成器件200和器件300。可选步骤425中可以添加源极场板、漏极场板和绝缘覆盖层。接下来，在步骤430，在栅极和漏极之间的区域中刻蚀掉衬底以及可选地刻蚀掉成核层和缓冲层。在步骤440，对刻蚀区域镀敷诸如金属之类的导电材料。还可以对衬底的下表面镀敷金属，例如以形成背栅金属层。背栅金属层可以与栅极和漏极之间的刻蚀区域中的镀敷层接触。最后，如步骤460所述，背栅金属层可以与源极场板电连接。
[0044]图5示出了形成器件200或器件300的替代方法。在图5中，除了通过使用载体而容许更多的并行操作以外，该方法与图4所示的方法类似。如图5所示，通过步骤510利用载体开始构造器件200或器件300。接下来在步骤520，添加势垒层、沟道层、缓冲层和成核层。在步骤530，在期望的栅极和漏极之间的区域中刻蚀掉缓冲层和成核层。可选地，与构造载体层的同时，衬底可以被形成为具有与缓冲层和成核层中的刻蚀区域对应的刻蚀区域。在步骤540，衬底被接合至载体上剩余的成核层。若还没有被刻蚀掉，则在步骤550中在期望的栅极和漏极之间的区域中刻蚀衬底。在步骤560，可以对栅极和漏极之间的刻蚀区域以及衬底的下侧镀敷导体(优选金属)，以形成背栅金属层。在步骤570，去除载体，并在步骤580，添加对源极、栅极和漏极的接触件以及绝缘覆盖层和场板。最后，在步骤590，使背栅金属层连接至步骤580中添加的源极场板。
[0045]尽管已结合某些示例性实施例描述了本发明，但本领域技术人员要理解的是，本发明不限制于所公开的实施例，而是相反，旨在覆盖所附权利要求及其等同形式的精神和范围内包括的各种修改。
【权利要求】
1.一种高电子迁移率场效应晶体管器件，包括: 衬底、缓冲层、沟道层和势垒层； 布置在所述势垒层上的源极、栅极和漏极； 布置在所述衬底下侧上的背栅金属层；以及 空隙，其在位于所述栅极和所述漏极之间的有源区域下方的缓冲层和衬底中；其中 所述源极与所述背栅金属层电连接。
2.根据权利要求1所述的器件，还包括成核层，其在所述衬底和所述缓冲层之间；所述成核层在所述栅极和所述漏极之间的所述有源区域中包括空隙。
3.根据权利要求1所述的器件，还包括导电镀敷层，其在所述衬底和所述缓冲层的被所述栅极和所述漏极之间的有源区域下方的所述空隙所暴露的表面上。
4.根据权利要求3所述的器件，其中所述导电镀敷层包括金属。
5.根据权利要求3所述的器件，其中所述导电镀敷层与所述背栅金属层电连接。
6.根据权利要求1所述的器件，其中所述沟道层包括III族材料与V族材料的组合。
7.根据权利要求6所述的器件，其中所述沟道层包括GaN。
8.根据权利要求1所述的器件，还包括绝缘覆盖层。
9.一种形成高电子迁移率场效应晶体管器件的方法，包括: 接收衬底，所述衬底的顶面上形成有缓冲层、沟道层、势垒层； 在所述势垒层上形成源极、漏极和栅极；以及 将所述衬底的背面刻蚀穿过所述缓冲层，以在所述栅极和所述漏极之间的区域中形成空隙。
10.根据权利要求9所述的方法，其中所述器件还包括所述衬底和所述缓冲层之间的成核层，并且其中所述空隙延伸通过所述成核层。
11.根据权利要求10所述的方法，还包括:在所述衬底的背面上、在所述沟道层的背面上、以及在所述成核层和所述缓冲层的通过在所述栅极和所述漏极之间的所述区域中形成所述空隙而被暴露的边缘上形成背栅金属层。
12.根据权利要求11所述的方法，还包括:在所述高电子迁移率场效应晶体管器件上形成与所述源极连接并且与所述背栅金属层连接的源极场板。
13.根据权利要求9所述的方法，其中所述沟道层包括GaN。
【文档编号】H01L21/335GK103582951SQ201280027471
【公开日】2014年2月12日 申请日期:2012年5月10日 优先权日:2011年5月17日
【发明者】卡里姆·S·保特罗斯 申请人:Hrl实验室有限责任公司