对电压转换具有高免疫性的esd保护电路的制作方法
【专利摘要】本发明涉及对电压转换具有高免疫性的ESD保护电路。公开了用于集成电路的保护电路。该保护电路包括保护晶体管（MN0），该保护晶体管具有耦合在第一端子（VDD）和第二端子（GND）之间的电流路径。电流镜（MP1，MP2，MN2，MN1）具有耦合到保护晶体管的控制端子的输出端子。延迟电路（R1，C0）连接在第一端子和第二端子之间，并且具有连接到电流镜的第一输入端子（MN1）的延迟输出端子。
【专利说明】对电压转换具有高免疫性的ESD保护电路
【技术领域】
[0001]本发明实施例涉及用于静电放电(ESD)保护的金属氧化物半导体(MOS)电路。该电路的优选实施例意图用于诸如VDD和GND (地)或VSS的电源端子之间，但是该电路可以被使用在集成电路的任何端子之间。
【背景技术】
[0002]参考图1，其为现有技术的ESD保护电路，该电路类似于美国专利5，239，440中Merrill所公开的电路。该电路包括主保护晶体管MNO，其具有耦合在电源端子VDD和GND之间的电流路径。P沟道晶体管MPO和η沟道晶体管丽I形成的互补金属氧化物半导体(CMOS)反相器具有连接到η沟道晶体管MNO的栅极的输出端。反相器的输入端连接在电阻器Rl和电容器CO之间。操作时，最初没有功率被施加到保护电路，并且VDD、GND和MNO的栅极处于相同的电位。当正静电放电(ESD)应力(stress)电压相对于GND被施加到VDD时，电容器CO初始将反相器输入电压保持接近GND电位。因此，MPO初始是开启的并且MNl初始是关闭的。在此模式下，MNO的栅极和漏极被驱动到正电压，从而将ESD应力电流从VDD传导到GND。电阻器Rl和电容器CO通常被设计为维持MNO的栅极上的正电压，直至ESD应力电压被放电。对于人体模型(HBM) ESD应力来说，这可能是大约I微秒。在此时间之后，电阻器Rl将电容器CO充电到足以开启丽I并关闭MPO的电压。在此模式下，反相器的输出端和MNO的栅极被驱动到GND，于是MNO关闭。
[0003]图1电路的问题之一在于，η沟道晶体管MNO可以被激活持续施加到VDD的正电压的宽范围的上升时间。对于若干形式的ESD应力测试，例如本领域公知的HBM测试、机器模型(MM)测试或者电荷器件模型(CDM)测试，该问题可能是可接受的。但是，当图1的保护电路经受热插头测试或热插座插入测试时，问题出现。在此测试中，集成电路板或者印刷电路板被插入到电力已施加到VDD和GND电源端子的插座中。因此，MNO的栅极处的电压的上升时间通常是快速并且不可预测的。在某些情况下，在VDD和GND之间产生的高电流可能足以损坏MNO或者引发其他电路问题。因此，有必要提供一种保护电路，其在热插头或者热插座插入期间响应于ESD应力但是对高电压转换(slew) (dVDD/dt)具有免疫性。
【发明内容】
[0004]在本发明的优选实施例中，公开了用于保护集成电路的电路。该电路包括保护晶体管，该保护晶体管具有耦合在第一端子和第二端子之间的电流路径。保护晶体管的控制端子耦合到电流镜的输出端子。电流镜的第一输入端子耦合到延迟电路的输出端子。
【专利附图】
【附图说明】
[0005]图1是现有技术的静电放电(ESD)保护电路的示意图；
[0006]图2是本发明的静电放电(ESD)保护电路的示意图；
[0007]图3是示出η沟道晶体管MNO的操作的剖视图；[0008]图4是示出针对图1和图2的电路的根据VDD上升时间的通过MNO的电流的仿真图；
[0009]图5是示出根据HBM应力电压的MNO的栅极电压的仿真图；
[0010]图6是示出根据HBM应力电压的在金属氧化物半导体(MOS)导通期间对MNO进行钳位的仿真图；
[0011]图7是示出根据HBM应力电压的图2的保护电路的关断时间的仿真图；
[0012]图8是图1和图2的电路的所测得的传输线脉冲(TLP)电流-电压特性和所仿真的电流-电压特性的图示；以及
[0013]图9是图1和图2的电路的所测得的传输线脉冲(TLP)电流-时间特性的图示。【具体实施方式】
[0014]如从下列详细的描述中显而易见的，本发明的优选实施例提供优于现有技术的静电放电(ESD)保护电路的显著优点。
[0015]参考图2，其为本发明的静电放电(ESD)保护电路的示意图。该电路包括保护晶体管MNO，其具有耦合在VDD和GND之间的电流路径并且具有通过电阻器RO耦合到GND的控制端。电流镜包括P沟道晶体管MPO和MPl和η沟道晶体管丽I和丽2，电流镜也耦合在VDD和GND之间。电流镜的输出端连接到MNO和丽2的控制端。由串联连接的电阻器Rl和电容器CO形成的延迟电路的输出端连接到η沟道晶体管丽I处的电流镜的输入端，并且延迟电路确定电流镜何时关断。由MNO的栅极和漏极之间的寄生电容以及电阻器RO形成的激活电路确定MNO和电流镜何时开启。电阻器RO被选择为使得热插座插入期间VDD变化的最坏情况不会激活MNO。
[0016]现在参考图3，其为示出η沟道保护晶体管MNO的操作的剖视图。此处，MNO被示为单个晶体管以说明操作原理。然而，对于实际应用，MNO优选包括并联连接的多个晶体管。该电路包括漏极端子108、源极端子106和栅极端子102。与晶体管MNO并联地形成寄生NPN双极晶体管114。NPN双极晶体管114的基极优选通过衬底电阻116连接到GND。控制电路100操作为响应于来自栅-漏寄生电容器104的耦合，控制在栅极端子102上的电压VG。在正常电路操作或者在热插座插入期间，电阻器RO (控制电路100中)两端通过寄生电容器104耦合的电压不足以开启ΜΝ0。然而，在ESD事件期间，VDD相对于时间的变化率(dVDD/dt)将电压VG升高至超过MNO的阈值电压。电压VG的这个升高在栅极102下MNO的沟道区中形成反型层112。在此模式下，MNO工作在饱和模式，并且在夹断区110中生成电子-空穴对。电子被扫入漏极区108，空穴用作正向偏置NPN双极晶体管114的基极。因此，MOS晶体管MNO和双极NPN晶体管114两者并联操作以将ESD电流从VDD传导到GND。而且，栅极电压VG的这个升高和MNO的饱和对于在ESD事件期间开启所有并联晶体管MNO是必要的。否则，仅一些并联晶体管开启并且电流错乱(hog)，由此阻止了剩余晶体管MNO开启并且降低了电路的保护水平。
[0017]现在返回到图2，初始时没有电力施加到保护电路，并且VDD、GND和MNO的栅极处于相同的电位。当正静电放电(ESD)应力电压相对于GND被施加到VDD时，电容器CO初始将丽I的栅极处的电流镜的输入电压保持接近GND电位。MNO的栅极和漏极之间的寄生电容104 (图3)与RO —起用作激活电路，用于初始开启η沟道晶体管MNO和丽2。丽2驱动MPO和MPl的公共栅极端子为低电位，以开启电流镜。在此模式下，P沟道晶体管MPO提供足够的电流穿过电阻器R0，从而保持MNO导通，由此将ESD电流从VDD传导到GND。ESD电压被降低，直至通过MP0、MP1和MNO的总电流达到大约5mA的安全水平。在此水平下，通过电阻器RO的电流不足以维持η沟道阈值电压，于是MNO关闭。替换地，电阻器Rl可以将电容器CO充电到在延迟电路的输出端处的电压大于η沟道阈值电压，由此开启丽I。在此模式下，丽I取代(override)ΜΡ0，并且驱动丽2和MNO的栅极为低电位，由此关闭MNO和电流镜。
[0018]由于一些原因，本发明是非常有利的。首先，在热插座插入测试期间或VDD相对于时间的任何特定变化期间，保护晶体管MNO不会开启。其次，保护晶体管MNO的初始导通由寄生电容器104和电阻器RO确定。然而，MNO导通的持续时间由电阻器Rl和电容器CO形成的延迟电路确定。因此，独立地选择部件值。再次，电流镜晶体管的高阻抗将MNO的栅极处的栅极电压VG的任何变化与延迟电路隔离。最后，在由延迟电路确定的定时延迟之后或者当ESD电流被充分降低时，晶体管MNO将有利地关闭。
[0019]现在转到图4，其为示出针对图1和图2的电路的根据VDD上升时间的通过MNO的电流的仿真图。此处和以后的仿真中，为了比较，图1和图2的晶体管尺寸是相同的。例如，RO=L 5k Ω，ΜΡ0=200 μ m, MPI=20 μ m, ΜΝ1=20 μ m, ΜΝ2=15 μ m, ΜΝ0=7000 μ m,并且 Rl 和 CO 的时间常数为0.8 μ S。所有晶体管沟道长度为0.18 μ m。然而，实际尺寸将针对不同工艺而变化。前五条曲线示出了，对于VDD上升时间为IOOns到5.0 μ s且幅值为3.3V时，图2的新钳位电路中通过MNO的电流保持低于0.1mA。这表示宽范围的VDD变化率，如在正常电路操作期间VDD毛刺的热插座插入中可能发现的。然而，在每种情况下，新钳位电路的MNO晶体管维持稳定的低电流水平。通过比较，图1的标准钳位电路示出，对于VDD上升时间为IOOns到l.0ys且幅值为3.3V时，峰值电流大约为1.0A0如之前所述，这种电流水平可能足以损坏MNO或者引发其他电流问题。
[0020]现在参考图5，其为示出根据人体模型(HBM)应力电压(应力电压从500V变化到
2.0kV)的MNO的栅极电压的仿真图。对于HBM应力的前五个时间常数(750ns)，图1和图2的钳位电路都具有大致相同的MNO栅极电压。因此，图1和图2的钳位电路两者应该在ESD应力下表现大致相同。
[0021]接下来参考图6，其为示出根据HBM应力电压(应力电压从500V变化到2.0kV)的在金属氧化物半导体(MOS)导通期间对MNO进行钳位的仿真图。此处，对于HBM应力的前四个时间常数(600ns)，图2的新钳位电路将MNO两端的电压维持在现有技术的标准钳位电路(图O的电压，或者低于该电压。在此时刻之后，ESD应力电流已经达到大约5mA的安全水平，并且MNO关闭。这在图7的仿真中示出。此处，对于500V、1.0kV和2.0kV的HBM应力电压，图2的新钳位电路分别在620ns、720ns和800ns达到大约5mA (1ff)的安全电流水平。
[0022]现在参考图8，其为示出图1和图2的电路的所测得的传输线脉冲(TLP)电流-电压特性和所模拟的电流-电压特性的图示。横轴指示传输线的初始电压，并且纵轴指示在该电压下通过MNO的电流。此处，对于新钳位电路(图2)和现有技术的标准钳位电路(图1)，TLP应力和仿真在高电流应力下都示出可比拟的性能。图9为TLP波形，其针对新钳位电路(图2)和标准钳位电路(图1)两者沿纵轴示出随时间变化的电流。TLP波形的时间由传输线或同轴电缆的长度确定。此图示出，图1和图2的两个电路在与ESD应力水平可比拟的高电流应力下表现同样良好。
[0023]更进一步，虽然已经提供了大量的示例，但是本领域技术人员应认识到，可以对上述实施例进行各种修改、替换或者改变而仍落入以下权利要求所限定的发明范围内。例如，尽管在本发明的一个实施例中，保护晶体管MNO为η沟道晶体管，但是本领域技术人员在获知本说明书后将认识到，保护晶体管也可以仅为NPN双极晶体管或半导体可控整流器(SCR)的一个双极晶体管。其他实施例对于获知本说明书的本领域技术人员是显而易见的。
【权利要求】
1.一种保护电路，其包括: 第一端子； 弟一牺子； 保护晶体管，其具有控制端子并且具有耦合在所述第一端子和所述第二端子之间的电流路径； 电流镜，其具有耦合到所述控制端子的输出端子并且具有输入端子；以及延迟电路，其连接在所述第一端子和所述第二端子之间并且具有连接到所述输入端子的延迟输出端子。
2.根据权利要求1所述的保护电路，其中所述保护晶体管为η沟道晶体管。
3.根据权利要求1所述的保护电路，其中所述保护晶体管为双极晶体管。
4.根据权利要求1所述的保护电路，其中所述电流镜包括: 第一 P沟道晶体管，其源极连接到所述第一端子并且栅极连接到漏极端子；以及第二 P沟道晶体管，其源极连接到所述第一端子、栅极连接到所述第一 P沟道晶体管的栅极并且漏极连接到所述控制端子。
5.根据权利要求4所述的保护电路，其中所述电流镜包括: 第一 η沟道晶体管，其漏极连接到所述第一 P沟道晶体管的漏极并且栅极连接到所述控制端子；以及 第二 η沟道晶体管，其漏极连接到所述第二 P沟道晶体管的漏极并且栅极连接到所述输入端子。
6.根据权利要求1所述的保护电路，其中所述延迟电路包括: 电阻器，其连接在所述第一端子和所述延迟输出端子之间；以及 电容器，其连接在所述延迟输出端子和所述第二端子之间。
7.根据权利要求1所述的保护电路，其中所述延迟电路包括: 延迟晶体管，其具有连接在所述第一端子和所述延迟输出端子之间的电流路径；以及 电容器，其连接在所述延迟输出端子和所述第二端子之间。
8.根据权利要求1所述的保护电路，其包括连接在所述控制端子和所述第二端子之间的电阻器。
9.一种保护集成电路的方法，其包括: 形成保护晶体管，所述保护晶体管具有控制端子并且具有与所述集成电路并联耦合的电流路径； 响应于所述第一保护晶体管的电流路径两端的电压，激活所述保护晶体管；以及 响应于延迟电路，维持所述保护晶体管的激活状态。
10.根据权利要求9所述的方法，其中形成保护晶体管的步骤包括形成η沟道晶体管。
11.根据权利要求9所述的方法，其中形成保护晶体管的步骤包括形成NPN双极晶体管。
12.根据权利要求9所述的方法，其包括响应于与电阻器串联连接并且与所述保护晶体管的电流路径并联连接的电容器，激活所述保护晶体管，其中所述电阻器和所述电容器的公共端子连接到所述控制端子。
13.根据权利要求9所述的方法，其中维持激活状态的步骤包括将来自电流源的电流施加到所述保护晶体管的控制端子。
14.根据权利要求13所述的方法，其中所述电流源为电流镜。
15.根据权利要求9所述的方法，其中所述延迟电路由电阻器与电容器串联连接而形成。
16.—种保护电路,其包括: 第一端子； 第二端子； 保护晶体管，其具有控制端子并且具有耦合在所述第一端子和所述第二端子之间的电流路径； 激活电路，其被设置为响应于所述第一端子和所述第二端子之间的电压而激活所述保护晶体管；以及 延迟电路，其被设置为维持所述保护晶体管的激活状态持续预定时间。
17.根据权利要求16所述的保护电路，其包括电流镜，所述电流镜具有耦合到所述控制端子的输出端子并且具有耦合到所述延迟电路的输入端子。
18.根据权利要求16所述的保护电路，其中所述保护晶体管为η沟道晶体管。
19.根据权利要求16所述的保护电路，其中所述延迟电路包括: 电阻器，其连接在所述第一端子和延迟输出端子之间；以及 电容器，其连接在所述延迟输出端子和所述第二端子之间。
20.根据权利要求16所述的保护电路，其中所述延迟电路包括: 延迟晶体管，其具有连接在所述第一端子和延迟输出端子之间的电流路径；以及 电容器，其连接在所述延迟输出端子和所述第二端子之间。
【文档编号】H01L27/02GK103579226SQ201310336986
【公开日】2014年2月12日 申请日期:2013年8月5日 优先权日:2012年8月6日
【发明者】V·库兹涅佐夫 申请人:德克萨斯仪器股份有限公司