垂直腔表面发射激光器的驱动器的制造方法
【专利摘要】本发明提供一种用于高速垂直腔表面发射激光器的驱动器。其包括信号预处理器、调制脉冲产生电路、上升沿预加重电路和下降沿预加重电路，信号预处理器输出三组差分电压信号分别与调制脉冲产生电路、上升沿预加重电路和下降沿预加重电路对应连接；调制脉冲产生电路，将差分同步数据电压信号转换成初始调制电流；下降沿预加重电路，将差分下降沿电压信号转化为下降沿预加重电流；上升沿预加重电路，将差分上升沿电压信号转化为上升沿预加重电流；所述三种电流直接耦合成最终输出电流，驱动垂直腔表面发射激光器工作。本发明在输入信号下降沿和上升沿独立产生可调节的加重电流脉冲，充分抑制了激光器在高频下光波波形的衰减，适于高速片间光互联系统。
【专利说明】垂直腔表面发射激光器的驱动器
【技术领域】
[0001]本发明属于集成电路【技术领域】，特别涉及一种驱动器，用于对垂直腔表面发射激光器进行驱动。
【背景技术】
[0002]在高速低功耗光互连系统中，由于垂直腔表面发射激光器有着较小的阈值电流并可做成二维阵列，它非常适用于多路并行传输系统。基于这个原因，垂直腔表面发射激光器是光互连系统的核心部件。但是，由于组装系统中存在寄生电容与寄生电感，随着数据传输速率的增加，将会产生严重的光波衰减。光波的波形与激光器的瞬态功率有直接关系，而激光器的瞬态功率决定于驱动激光器的电流强度。因而对于高频条件下激光器的光波衰减问题，用于垂直腔表面发射激光器的驱动器的良好设计成为解决该问题的关键。
[0003]传统的垂直腔表面发射激光器的驱动器，未采用预加重电路，如图1所示，包括输入缓冲器Amp，由Ma，Mb构成的差分电路，调制电流源Ism，偏置电流源Ip。该驱动器中的输入缓冲器Amp将差分数据输入信号Data和Data_rev只进行信号初始放大以增加驱动能力，产生的两个差分信号分别连接到差分电路的两个NMOS管Ma和Mb的栅极，差分电路将输入差分电压信号转化为调制电流信号，最后该调制电流信号与偏置电流直接耦合，驱动垂直腔表面发射激光器。显然该传统驱动器并未根据垂直腔表面发射激光器的功率电流特性对输出的大电流信号进行任何优化。实际工程演示，该结构在高频率的工作条件下，光波的衰减较为严重，为了带宽要求，而不得不减小消光比，这对光接收系统的灵敏度提出了较为严苛的要求，进而带动了整体光互连系统的技术难度与成本。
[0004]根据电互连的经验，一些研发人员提出了将电互连系统中的传统预加重技术整合到垂直腔表面发射激光器的驱动器中，即在上述结构中在驱动器与激光器之间引入有限冲激响应滤波器，滤掉在上升沿和下降沿时期的高频信号，如图2所示。该方案虽然一定程度上可以抑制垂直腔表面发射激光器的光波波形的衰减，但由于传统技术中有限冲激响应滤波器是一个线性系统，而垂直腔表面发射激光器的响应是非线性的，即上升沿和下降沿所需要的加重信号是不对称的，因而该方案也不能充分抑制光互连系统中光波波形的衰减，且当消光比设的足够大以获得充分的信噪比时，这一问题变得特别严重。
【发明内容】
[0005]本发明的目的是提供一种高速垂直腔表面发射激光器的驱动器，该驱动器能够分别独立控制上升沿与下降沿的预加重脉冲信号，实现抑制垂直腔表面发射激光器的非线性响应特性的效果，有效抑制光互连系统中的波形衰减。
[0006]为实现上述目的，本发明的的驱动器，包括信号预处理器I和与该信号预处理器输出端相连的调制脉冲产生电路2，调制脉冲产生电路2，用于将输入的差分同步数据电压信号Vmi和Vm2转换成内含偏置电流分量的初始调制电流IM，其特征在于:
[0007]信号预处理器I的输出端还连接有下降沿预加重电路3和上升沿预加重电路4 ；[0008]所述的下降沿预加重电路3，用于将输入的差分下降沿电压信号Vfei和Vfe2转化为下降沿预加重电流Ife;
[0009]所述的上升沿预加重电路4，用于将输入的差分上升沿电压信号Vkei和Vke2转化为上升沿预加重电流Ike;
[0010]所述的初始调制电流IM，下降沿预加重电流Ife和上升沿预加重电流Ike这三个输出电流直接耦合产生最终的输出电流1_，以驱动垂直腔表面发射激光器工作。
[0011 ] 作为优选，上述驱动器的信号预处理器I，包括第一 D类触发器FFl、第二 D类触发器FF2、第三D类触发器FF3、第四D类触发器FF4、第一双输入与门Al和第二双输入与门A2 ；
[0012]所述的第一 D类触发器FFl，其时钟输入端Clk1与外部的时钟信号CLK相连接，其数据输入端Cl1与外部的数据信号Data相连接，其同向输出端Q1端与第二 D类触发器FF2的数据输入端d2和第二双输入与门A2的第一输入端a2相连接,其反向输出端&端与第一双输入与门Al的第一输入端S1相连接；
[0013]所述的第二 D类触发器FF2，其时钟输入端Clk2与外部的时钟信号CLK相连接，其同向输出端Q2连接到第一双输入与门Al的第二输入端Id1,其反向输出端02连接到第二双
输入与门A2的第二输入端b2,同时其同向输出Q2端和反向输出G晶分别输出差分同步数据电压信号Vmi和Vm2 ；
[0014]所述的第一双输入与门Al的输出端C1与第三D类触发器FF3的数据输入端d3相连接；
[0015]所述的第三D类触发器FF3，其时钟输入端Clk3与外部的时钟信号CLK相连接，其同向输出端Q4和反向输出端&分别输出差分下降沿电压信号Vfei和Vfe2 ；
[0016]所述的第二双输入与门A2的输出端与第四D类触发器FF4的数据输入端d4相连接;
[0017]所述的第四D类触发器FF4，其时钟输入端Clk4与外部的时钟信号CLK相连接，其同向输出端Q4和反向输出uO @分别输出差分上升沿电压信号Vkei和VKE2。
[0018]作为优选，上述驱动器的调制脉冲产生电路2，包括第一 NMOS晶体管M1、第二 NMOS晶体管M2、可变调制电流源Ism和偏置电流源Ip ；
[0019]所述的第一 NMOS晶体管M1的栅极与信号预处理器输出的第一差分同步数据信号Vmi相连接，其源极与可变调制电流源Ism的正极相连接，其漏极连接电源电压Vdd ；
[0020]所述的可变调制电流源Ism的负极连接地信号gnd ；
[0021]所述的第二 NMOS晶体管M2的栅极与第二差分同步数据信号Vm2相连接，其源极与可变调制电流源Ism的正极相连接，其漏极与偏置电流源Ip的正极相连接；
[0022]所述的可变电流源Ip的负极连接地信号gnd，其正极连接到所述的调制脉冲产生电路2的输出端，输出初始调制电流IM。
[0023]作为优选，上述驱动器的下降沿预加重电路3，包括第一可调节延迟器D1，第二可调节延迟器D2，下降沿预加重两级差分电路和一个下降沿预加重电流镜；
[0024]所述的第一可调节延迟器D1，对信号预处理器输出的差分下降沿电压信号Vfei和Vfe2延迟后，输出第一可调节延迟器差分电压信号Vdii和VD12，同时送给第二可调节延迟器D2和下降沿预加重两级差分电路作为输入信号；
[0025]所述的第二可调节延迟器D2，对第一可调节延迟器差分电压信号Vdii和Vd12延迟后，输出第二可调节延迟器差分电压信号Vd21和Vd22，送给下降沿预加重两级差分电路的作为输入信号；
[0026]所述的下降沿预加重两级差分电路，将第一可调节延迟器差分电压信号Vdii和Vd12与第二可调节延迟器差分电压信号Vd21和Vd22转化为初始下降沿预加重电流IFED，作为下降沿预加重电流镜的输入；
[0027]所述的下降沿预加重电流镜，将初始下降沿预加重电流Ifed等比例复制，输出下降沿预加重电流IFE。
[0028]作为优选，上述驱动器的上升沿预加重电路4，包括第三可调节延迟器D3，第四可调节延迟器D4，上升沿预加重两级差分电路和上升沿预加重两级电流镜；
[0029]所述的第三可调节延迟器D3，对信号预处理器输出的差分上升沿电压信号Vkei和Vee2延迟后，输出第三可调节延迟器差分电压信号Vd31和Vd32，同时送给上升沿预加重两级差分电路和第四可调节延迟期D4作为输入信号；
[0030]所述的第四可调节延迟器D4,对第三可调节延迟器差分电压信号Vd31和Vd32延迟后，输出第四可调节延迟器差分电压信号Vd41和Vd42，送给上升沿预加重两级差分电路作为输入信号；
[0031]所述的上升沿预加重两级差分电路，将第一可调节延迟器差分电压信号Vd31和Vd32与第二可调节延迟器差分电压信号Vd41和Vd42转化为初始上升沿预加重电流IKED，作为下降沿预加重电流镜的输入；
[0032]所述的上升沿预加重两级电流镜，将上升沿预加重电流Iked进行比例复制，产生上升沿预加重电流IKE。
[0033]本发明具有如下优点:
[0034]本发明的驱动器由于通过在信号下降沿和上升沿独立产生加重信号加重驱动电流，充分补偿光波波形的衰减，有效抑制了垂直腔表面发射激光器的非线性。
[0035]本发明由于在下降沿预加重电路和上升沿预加重电路中引进了可调节的延迟器，故可以产生可调节脉冲宽度的和可调节脉冲产生时间的预加重电流脉冲信号，能灵活调节输出电流的波形，进而对光波信号进行理想的优化。
[0036]本发明由于在下降沿预加重电路和上升沿预加重电路中引进了可调节电流源，故加重强度具有可调性，即使激光器的响应特性由于工艺原因产生偏差，本发明依然可以通过调节加重强度让激光器产生理想的光波信号输出。
【专利附图】
【附图说明】
[0037]图1为未采用预加重电路的垂直腔表面发射激光器的驱动器电路原理图；
[0038]图2为采用传统预加重电路的垂直腔表面发射激光器的驱动器电路原理图；
[0039]图3为本发明的总体结构框图；
[0040]图4为本发明中的信号预处理器电路原理图；
[0041]图5为本发明中的调制脉冲产生电路原理图；[0042]图6为本发明中的下降沿预加重电路原理图；
[0043]图7为本发明中的上升沿预加重电路原理图。
【具体实施方式】
[0044]参照图3，本发明的垂直腔表面发射激光器的驱动器，包括信号预处理器1、调制脉冲产生电路2、上升沿预加重电路3和下降沿预加重电路4。脉冲产生电路2、下降沿预加重电路3和上升沿预加重电路4分别与信号预处理器I的3组输出端对应相连接；该调制脉冲产生电路2，将其输入的差分同步数据电压信号Vmi和Vm2转换成内含偏置电流分量的初始调制电流Im ;该下降沿预加重电路3，在差分下降沿电压信号Vfei和Vfe2分别为高电平和低电平时，将其输入的差分下降沿电压信号Vfei和Vfe2转化为下降沿预加重电流Ife ；该上升沿预加重电路4，在差分上升沿电压信号Vkei和Vke2分别为高电平和低电平时，将输入的差分上升沿电压信号Vkei和Vke2转化为上升沿预加重电流IKE。初始调制电流IM，下降沿预加重电流Ife和上升沿预加重电流Ike这三个输出电流，直接耦合产生最终输出电流:I?t=IM+IFE+IKE，以驱动垂直腔表面发射激光器工作。
[0045]参照图4，本发明中的信号预处理器I，包括第一 D类触发器FFl、第二 D类触发器FF2、第三D类触发器FF3、第四D类触发器FF4、第一双输入与门Al和第二双输入与门A2 ；
[0046]所述的第一 D类触发器FF1，其时钟输入端Clk1与外部的时钟信号CLK相连接，其数据输入端Cl1与外部的数据信号Data相连接，其同向输出端Q1端与第二 D类触发器FF2的数据输入端d2和第二双输入与门A2的第一输入端a2相连接,其反向输出端4端与第一双输入与门Al的第一输入端 S1相连接。
[0047]所述的第二 D类触发器FF2，其时钟输入端Clk2与外部的时钟信号CLK相连接，其同向输出端Q2连接到第一双输入与门Al的第二输入端Id1,其反向输出端仏连接到第二双
输入与门A2的第二输入端b2,同时其同向输出Q2端和反向输出02端分别输出差分同步数据电压信号Vmi和Vm2 ；
[0048]所述的第一双输入与门Al的输出端与第三D类触发器FF3的数据输入端d3相连接；
[0049]所述的第三D类触发器FF3，其时钟输入端Clk3与外部的时钟信号CLK相连接，其同向输出端Q4和反向输出U。分别输出差分下降沿电压信号Vfei和Vfe2 ;
[0050]所述的第二双输入与门A2的输出端与第四D类触发器FF4的数据输入端d4相连接;
[0051]所述的第四D类触发器FF4，其时钟输入端Clk4与外部的时钟信号CLK相连接，其同向输出端Q4和反向输出端仏分别输出差分上升沿电压信号Vkei和VKE2。
[0052]该信号预处理器I检测上升沿和下降沿的工作原理如下:
[0053]外部的数据信号Data在下降沿情况下有“1、0”形式的数据列，其中数据“I”被第二 D类触发器FF2锁存，数据“0”被第一 D类触发器FFl锁存，此时第一 D类触发器FFl的
反向输出端输出为“I”，第二 D类触发器FF2的同向输出端Q2和反向输出端O2分别输出
“I”和“0”，即差分同步数据电压信号Vmi和Vm2分别为高电平和低电平，第一双输入与门Al的输出为“ I ” ;在经过一个时钟周期后，第二 D类触发器FF2将数据“0”锁存，其同向输出
端Q2端和反向输出端G2分别输出为“0”和“1”，即差分同步数据电压信号Vmi和Vm2分别为
低电平和高电平，在这两个时钟周期下的差分同步数据电压信号Vmi和Vm2的变化会触发调制脉冲产生电路2产生具有下降沿波形的初始调制电流Im ;第三D类触发器FF3，将第一与
门Al的输出值“I”锁存，其同向输出端Q3输出“1”，其反向输出端G3输出“0”，此时差分下
降沿预加重电压信号的第一差分信号Vfei变为高电平，差分下降沿预加重电压信号的第二差分信号Vfe2变为低电平，这种状态的差分下降沿预加重电压信号Vfei和Vfe2触发下降沿预加重电路3的输出下降沿预加重电流Ife产生电流脉冲。
[0054]外部的数据信号Data在上升沿情况下有“0、1”形式的数据列，其中数据“0”被第二 D类触发器FF2锁存，数据“ I ”被第一 D类触发器FFl锁存，此时第一 D类触发器FFl的
同向输出端Q1输出为“I”，第二 D类触发器FF2的同向输出端Q2和反向输出端0分别输出
“0”和“1”，即差分同步数据电压信号Vmi和Vm2分别为低电平和高电平，第二双输入与门A2的输出变为“I”;在经过一个时钟周期后，第二 D类触发器FF2将数据“I”被锁存，其同向
输出端Q2和反向输出$ 分别输出为“I”和“0”，即差分同步数据电压信号Vmi和Vm2分别
为高电平和低电平，在这两个时钟周期下的差分同步数据电压信号Vmi和Vm2的变化会触发调制脉冲产生电路2产生具有上升沿波形的初始调制电流Im ;第四D类触发器FF4，将第二
与门A2的输出值“I”锁存，其同向输出端Q4输出“1”，其反向输出端G4输出“0”，此时差分
上升沿预加重电压信号的第一差分信号Vkei变为高电平，差分上升沿预加重电压信号的第二差分信号Vke2变为低电平，这种状态的差分上升沿预加重电压信号Vkei和Vke2触发下降沿预加重电路3的输出上升沿预加重电流Ike产生电流脉冲。
[0055]参照图5，本发明中的调制脉冲产生电路2，包括第一 NMOS晶体管M1、第二 NMOS晶体管M2、可变调制电流源Ism和偏置电流源Ip ;其中第一 NMOS晶体管M1和第二 NMOS晶体管M2构成差分电路，将输入的差分同步数据电压信号Vmi和Vm2转化为调制电流，该调制电流的波形与外部的数据信号Data相对应，幅度为可变调制电流源提供的电流大小，该调制电流与偏置电流源Ip提供的偏置电流直接耦合，形成初始调制电流IM。
[0056]所述的第一 NMOS晶体管M1的栅极与信号预处理器输出的第一差分同步数据信号Vmi相连接，其源极与可变调制电流源Ism的正极相连接，其漏极连接电源电压Vdd ；
[0057]所述的可变调制电流源Ism的负极连接地信号gnd ；
[0058]所述的第二 NMOS晶体管M2的栅极与信号预处理器输出的第二差分同步数据信号Vm2相连接，其源极与可变调制电流源Ism的正极相连接，其漏极与偏置电流源Ip的正极相连接;
[0059]所述的偏置电流源Ip的负极连接地信号gnd，其正极连接到所述的调制脉冲产生电路2的输出端，输出初始调制电流IM。该偏置电流源提供偏置电流，保障垂直腔表面发射激光器正常工作。
[0060]参照图6，本发明中的下降沿预加重电路3，包括第一可调节延迟器0工、第二可调节延迟器D2、下降沿预加重两级差分电路和下降沿预加重电流镜:
[0061]所述的第一可调节延迟器D1，对信号预处理器输出的差分下降沿电压信号Vfei和Vfe2延迟后，输出第一可调节延迟器差分电压信号Vdii和VD12，同时送给第二可调节延迟器D2和下降沿预加重两级差分电路作为输入信号；
[0062]所述的第二可调节延迟器D2，对第一可调节延迟器差分电压信号Vdii和Vd12延迟后，输出第二可调节延迟器差分电压信号Vd21和Vd22，送给下降沿预加重两级差分电路的作为输入信号；
[0063]所述的下降沿预加重两级差分电路，将第一可调节延迟器差分电压信号Vdii和Vd12与第二可调节延迟器差分电压信号Vd21和Vd22转化为初始下降沿预加重电流IFED，作为下降沿预加重电流镜的输入，它包括:第三NMOS晶体管M3、第四NMOS晶体管M4、第五NMOS晶体管M5、第六NMOS晶体管M6以及可变下降沿电流源Isfe ;该第三NMOS晶体管M3，其漏极连接电源电压Vdd，其栅极连接到第二可调节延迟器差分电压信号的第一差分电压信号Vd21，其源级与可变下降沿电流源Isfe的正极相连接；该第四NMOS晶体管M4，其漏极与第五NMOS晶体管M5和第六NMOS晶体管M6的源极相连接，其栅极与第二可调节延迟器差分电压信号的第二差分电压信号Vd22连接，其源极与 可变电流源Isfe的正极相连接，该晶体管在相对于数据下降沿时刻，经过第一可调节延迟器D1的延迟时间T1和第二可调节延迟器D2的延迟时间T2,由导通变为关闭；该下降沿可变电流源Isfe，其负极连接地信号gnd ;该第五NMOS晶体管M5，其栅极与第一可调节延迟器差分电压信号的第二差分信号Vd12相连接，其漏极连接所述的电源电压Vdd ;该第六NMOS晶体管M6,，其栅极与第一可调节延迟器差分电压信号的第一差分电压信号Vdii相连接，该晶体管在相对于数据下降沿时刻，经过第一可调节延迟器D1的延迟时间T1，由关闭达到导通，其漏极在该晶体管和第四NMOS晶体管仏都导通时，产生初始下降沿预加重电流脉冲IFED，作为下降沿预加重电流镜的输入信号；第三NMOS晶体管M3与第四NMOS晶体管M4构成下降沿预加重第一级差分电路，第五NMOS晶体管M5与第六NMOS晶体管构成下降沿预加重第二级差分电路；
[0064]所述的下降沿预加重电流镜，将初始下降沿预加重电流Ifed等比例复制，输出下降沿预加重电流IFE，它包括第一 PMOS晶体管P1和第二 PMOS晶体管P2:该第一 PMOS晶体管P1，其栅极与其漏极和第二 PMOS晶体管P2的栅极相连接，其源极连接电源电压Vdd，其漏极与第六NMOS晶体管M6的漏极电流相连接，以接收初始下降沿预加重电流Ifed ;该第二 PMOS晶体管P2,其源极连接到电源电压Vdd，其漏极输出下降沿预加重电流IFE。
[0065]下降沿预加重电路的工作原理为:
[0066]当差分下降沿信号Vfei和Vfe2分别为高电平和低电平时，该对差分下降沿信号首先经过第一可调节延迟器D1的延迟时间T1，使下降沿预加重第二级差分电路的第六NMOS管M6导通，与下降沿预加重第一级差分电路的第四NMOS管M4形成通路，此时，第一 PMOS管P1流过可变下降沿电流源Isfe提供的电流，第二 PMOS管P2等比例复制第一 PMOS管P1电流，下降沿预加重电流IFE开始形成电流脉冲；该对差分下降沿信号再经过第二可调节延迟器D2的延迟时间T2，使第四NMOS管M4关闭，下降沿预加重电流Ife的电流脉冲停止；
[0067]如上所述的，由于可变下降沿电流源Isfe提供电流的大小是可以调节的，因而产生的下降沿预加重电流Ife的电流脉冲大小也是可以调节的。下降沿预加重电流Ife的电流脉冲开始时间为上升沿后第一可调节延迟器的延迟时间T1，脉冲宽度为第二可调节延迟器D2的延迟时间T2,由于可调节延迟器的延迟时间是可以调节的，因而下降沿预加重电流Ife的脉冲产生时间和脉冲宽度都是可以调节的。[0068]参照图7，本发明中的上升沿预加重电路4，包括第三可调节延迟器D3、第四可调节延迟器D4、上升沿预加重两级差分电路和上升沿预加重两级电流镜:
[0069]所述的第三可调节延迟器D3，对信号预处理器输出的差分上升沿电压信号Vkei和Vee2延迟后，输出第三可调节延迟器差分电压信号Vd31和Vd32，同时送给上升沿预加重两级差分电路和第四可调节延迟期D4作为输入信号；
[0070]所述的第四可调节延迟器D4,对第三可调节延迟器差分电压信号Vd31和Vd32延迟后，输出第四可调节延迟器差分电压信号Vd41和Vd42，送给上升沿预加重两级差分电路作为输入信号；
[0071]所述的上升沿预加重两级差分电路，将第三可调节延迟器差分电压信号Vd31和Vd32与第四可调节延迟器差分电压信号Vd41和Vd42转化为初始上升沿预加重电流IKED，作为下降沿预加重电流镜的输入，它包括第六NMOS晶体管M6、第七NMOS晶体管M7、第八NMOS晶体管M8、第九NMOS晶体管M9、第十NMOS晶体管Mltl以及可变上升沿电流源Iske:该第七NMOS晶体管M7,其漏极连接电源电压Vdd，其栅极连接第四可调节延迟器差分电压信号的第一差分电压信号Vd41，其源极与可变上升沿电流源Iske的正极相连接；该可变上升沿电流源Iske，其负极连接地信号gnd ;该第八NMOS晶体管M8，其栅极连接第四可调节延迟器差分电压信号的第二差分电压信号Vd42，其源极与可变电流源Iske的正极相连接，其漏极同时与第九NMOS晶体管M9和第十NMOS晶体管Mltl的源极相连接，该晶体管在相对于数据上升沿时刻，经过第三可调节延迟器D3的延迟时间T3和第四可调节延迟器D4的延迟时间T4,由导通变为关闭；该第九NMOS晶体管M9，其栅极连接第三可调节延迟器差分电压信号的第二差分信号Vd32，其漏极连接所述的电源电压Vdd ;该第十NMOS晶体管Mltl，其栅极连接第三可调节延迟器差分电压信号的第一差分信号Vd31，该晶体管在相对于数据上升沿时刻，经过第三可调节延迟器D3的延迟时间T3,由关闭变为导通，其漏极在该晶体管和第八NMOS晶体管M8都导通时，产生初始上升沿预加重电流Iked，作为上升沿预加重电流镜的输入信号；该第七NMOS晶体管M7与第八NMOS晶体管M8构成上升沿预加重第一级差分电路，该第九NMOS晶体管M9与第十NMOS晶体管Mltl构成上升沿 预加重第二级差分电路；
[0072]所述的上升沿预加重两级电流镜，将初始上升沿预加重电流Iked进行等比例复制，产生上升沿预加重电流Ike，它包括第三PMOS晶体管P3、第四PMOS晶体管P4、第i^一NMOS晶体管M11以及第十二 NMOS晶体管M12:该第三PMOS晶体管P3，其漏极同时与第十NMOS晶体管Mltl的漏极和第四PMOS晶体管P4的栅极相连接，其栅极与其漏极相连接，其源极连接到电源电压Vdd ;该第四PMOS晶体管P4，其源极连接到电源电压Vdd，其漏极连接到第十一 NMOS晶体管M11的漏极；该第i^一 NMOS晶体管M11,其漏极连接到第十二 NMOS晶体管M12的栅极，其栅极与其漏极相连接，其源极连接到地信号gnd ;该第十二NMOS晶体管M12,其源极连接到地信号gnd，其漏端电流是初始下降沿预加重电流Iked等比例复制，输出上升沿预加重电流Iee ;第三PMOS晶体管P3与第四PMOS晶体管构成上升沿预加重第一级电流镜，第i^一 NMOS晶体管M11与第十二 NMOS晶体管M12构成上升沿预加重第二级电流镜。
[0073]上升沿预加重电路的工作原理为:
[0074]当信号预处理器输出的差分上升沿信号Vkei和Vke2分别为高电平和低电平时，该对差分上升沿信号首先经过第三可调节延迟器D3的延迟时间T3，使上升沿预加重第二级差分电路的第十NMOS管Mltl导通，与上升沿沿预加重第一级差分电路的第八NMOS管M8形成通路，此时，第三PMOS管P3流过可变上升沿电流源Iske提供的电流，第四PMOS管P4等比例复制第三PMOS管P3电流，第i^一 NMOS管M11和第十二 NMOS管M12等比例复制第四PMOS管P4的电流，上升沿预加重电流Ike开始形成电流脉冲；然后该对差分上升沿信号经过第四可调节延迟器D4的延迟时间T4,使第八NMOS管M8关闭，上升沿预加重电流Ike的电流脉冲停止。
[0075]如上所述的，由于可变上升沿电流源Iske提供电流的大小是可以调节的，因而产生的上升沿预加重电流Ike的脉冲电流大小是可以调节的；上升沿预加重电流Ike的电流脉冲开始时间为上升沿后第三可调节延迟器D3的延迟时间T3，脉冲宽度为第四可调节延迟器D4的延迟时间T4,由于可调节延迟器的延迟时间是可以调节的，因而上升沿预加重电流Ike的脉冲产生时间和脉冲宽度都是可以调节的。
[0076]以上所述的是本发明的优选实施方式，应当指出，对于本【技术领域】的普通技术人员来说，在不脱离本发明所述的原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保 护范围。
【权利要求】
1.一种垂直腔表面发射激光器的驱动器，包括信号预处理器(I)和与该信号预处理器输出端相连的调制脉冲产生电路(2)，调制脉冲产生电路(2)，用于将输入的差分同步数据电压信号Vmi和Vm2转换成内含偏置电流分量的初始调制电流IM，其特征在于: 信号预处理器(I)的输出端还连接有下降沿预加重电路(3)和上升沿预加重电路(4);所述的下降沿预加重电路(3)，用于将输入的差分下降沿电压信号Vfei和Vfe2转化为下降沿预加重电流Ife ; 所述的上升沿预加重电路(4)，用于将输入的差分上升沿电压信号Vkei和Vke2转化为上升沿预加重电流Ike ; 所述的初始调制电流IM，下降沿预加重电流Ife和上升沿预加重电流Ike这三个输出电流直接耦合产生最终输出电流1_，以驱动垂直腔表面发射激光器工作。
2.根据权利要求1所述的驱动器，其特征在于:所述的信号预处理器(I)，包括第一D类触发器FFl、第二 D类触发器FF2、第三D类触发器FF3、第四D类触发器FF4、第一双输入与门Al和第二双输入与门A2 ； 所述的第一 D类触发器FFl，其时钟输入端Clk1与外部的时钟信号CLK相连接，其数据输入端Cl1与外部的数据信号Data相连接，其同向输出端Q1端与第二 D类触发器FF2的数据输入端d2和第二双输入与门A2的第一输入端a2相连接,其反向输出端$端与第一双输入与门Al的第一输入端S1相连接。 所述的第二 D类触发器FF2，其时钟输入端Clk2与外部的时钟信号CLK相连接，其同向输出端Q2连接到第一双输入与门Al的第二输入端b1;其反向输出端t连接到第二双输入与门A2的第二输入端b2,同时.其同向输出Q2端和反向输出G2端分别输出差分同步数据电压信号Vmi和Vm2 ； 所述的第一双输入与门Al的输出端与第三D类触发器FF3的数据输入端d3相连接； 所述的第三D类触发器FF3，其时钟输入端Clk3与外部的时钟信号CLK相连接，其同向输出端Q4和反向输出圹O分别输出差分下降沿电压信号Vfei和Vfe2 ； 所述的第二双输入与门A2的输出端与第四D类触发器FF4的数据输入端d4相连接； 所述的第四D类触发器FF4，其时钟输入端Clk4与外部的时钟信号CLK相连接，其同向输出端Q4和反向输出端分别输出差分上升沿电压信号Vkei和Vke2。
3.根据权利要求1所述的驱动器，其特征在于:调制脉冲产生电路(2)包括第一NMOS晶体管M1、第二 NMOS晶体管M2、可变调制电流源Ism和偏置电流源Ip ； 所述的第一 NMOS晶体管M1的栅极与信号预处理器输出的第一差分同步数据电压信号Vmi相连接，其源极与可变调制电流源Ism的正极相连接，其漏极连接电源电压Vdd ； 所述的可变调制电流源Ism的负极连接地信号gnd ； 所述的第二 NMOS晶体管M2的栅极与信号预处理器输出的第二差分同步数据电压信号Vm2相连接，其源极与可变调制电流源Ism的正极相连接，其漏极与偏置电流源Ip的正极相连接; 所述的可变电流源Ip的负极连接地信号gnd，其正极连接到所述的调制脉冲产生电路(2)的输出端，输出初始调制电流IM。
4.根据权利要求1所述的驱动器，其特征在于:下降沿预加重电路(3)，包括第一可调节延迟器D1、第二可调节延迟器D2、下降沿预加重两级差分电路和下降沿预加重电流镜； 所述的第一可调节延迟器D1，对信号预处理器输出的差分下降沿电压信号Vfei和Vfe2延迟后，输出第一可调节延迟器差分电压信号Vdii和VD12，同时送给第二可调节延迟器D2和下降沿预加重两级差分电路作为输入信号； 所述的第二可调节延迟器D2，对第一可调节延迟器差分电压信号Vdii和Vd12延迟后，输出第二可调节延迟器差分电压信号Vd21和Vd22，送给下降沿预加重两级差分电路的作为输入信号， 所述的下降沿预加重两级差分电路，将第一可调节延迟器差分电压信号Vdii和Vd12与第二可调节延迟器差分电压信号Vd21和Vd22转化为初始下降沿预加重电流IFED，作为下降沿预加重电流镜的输入信号； 所述的下降沿预加重电流镜，将初始下降沿预加重电流Ifed等比例复制，输出下降沿预加重电流IFE。
5.根据权利要求4所述的驱动器，其特征在于:下降沿预加重两级差分电路，包括:第三NMOS晶体管M3、第四NMOS晶体管M4、第五NMOS晶体管M5、第六NMOS晶体管M6以及可变下降沿电流源Isfe ; 所述的第三NMOS晶体管M3,其漏极连接电源电压Vdd，其栅极连接到第二可调节延迟器差分电压信号的第一差分电压信号Vd21，其源级与可变下降沿电流源Isfe的正极相连接，这个晶体管与第四NMOS晶体管构成下降沿预加重第一级差分电路； 所述的第四NMOS晶体管M4,其漏极与第五NMOS晶体管M5和第六NMOS晶体管M6的源极相连接，其栅极与第二可调节延迟器差分电压信号的第二差分电压信号Vd22相连接，其源极与可变下降沿电流源Isfe的正极相连接，该晶体管在相对于数据下降沿时刻，经过第一可调节延迟器D1的延迟时间T1和第二可调节延迟器D2的延迟时间T2,由导通变为关闭； 所述的可变下降沿电流源Isfe，其负极连接地信号gnd ； 所述的第五NMOS晶体管M5，其栅极与第一可调节延迟器差分电压信号的第二差分电压信号Vd12相连接，其漏极连接所述的电源电压Vdd，该晶体管与第六NMOS晶体管构成下降沿预加重第二级差分电路； 所述的第六NMOS晶体管M6，，其栅极与第一可调节延迟器差分电压信号的第一差分电压信号Vdii相连接，该晶体管在相对于数据下降沿时刻，经过第一可调节延迟器D1的延迟时间T1,由关闭达到导通，其漏极在该晶体管和第四NMONS晶体管M4都导通时，产生初始下降沿预加重电流Ifed，作为下降沿预加重电流镜的输入信号。
6.根据权利要求4所述的驱动器，其特征在于:下降沿预加重电流镜，包括第一PMOS晶体管P1和第二 PMOS晶体管P2 ； 所述的第一 PMOS晶体管P1，其栅极与其漏极和第二 PMOS晶体管P2的栅极相连接，其源极连接电源电压Vdd，其漏极与第六NMOS晶体管M6的漏极电流相连接，以接收初始下降沿预加重电流Ifed ; 所述的第二 PMOS晶体管P2,其源极连接到电源电压Vdd，器漏极输出下降沿预加重电厶IL !FE。
7.根据权利要求1所述的驱动器，其特征在于:上升沿预加重电路(4)，包括第三可调节延迟器D3、第四可调节延迟器D4、上升沿预加重两级差分电路和上升沿预加重两级电流镜; 所述的第三可调节延迟器D3,对信号预处理器输出的差分上升沿电压信号Vkei和Vke2延迟后，输出第三可调节延迟器差分电压信号Vd31和VD32，同时送给上升沿预加重两级差分电路和第四可调节延迟期D4作为输入信号； 所述的第四可调节延迟器D4，对第三可调节延迟器差分电压信号Vd31和Vd32延迟后，输出第四可调节延迟器差分电压信号Vd41和Vd42，送给上升沿预加重两级差分电路作为输入信号; 所述的上升沿预加重两级差分电路，将第一可调节延迟器差分电压信号Vd31和Vd32与第二可调节延迟器差分电压信号Vd41和Vd42转化为初始上升沿预加重电流IKED，作为下降沿预加重电流镜的输入； 所述的上升沿预加重两级电流镜，将初始上升沿预加重电流Iked进行等比例复制，产生上升沿预加重电流IKE。
8.根据权利要求7所述的驱动器，其特征在于:上升沿预加重两级差分电路，包括第六NMOS晶体管M6、第七NMOS晶体管M7、第八NMOS晶体管M8、第九NMOS晶体管M9、第十NMOS晶体管Mltl以及可变上升沿电流源Iske ； 所述的第七NMOS晶体管M7，其漏极连接电源电压Vdd，其栅极连接第四可调节延迟器差分电压信号的第一差分电压信号Vd41，其源极与可变上升沿电流源Iske的正极相连接，这个晶体管与第八NMOS晶体管M8构成上升沿预加重第一级差分电路； 所述的可变上升沿电流源Iske，其负极连接地信号gnd ； 所述的第八NMOS晶体管M8，其`栅极连接第四可调节延迟器差分电压信号的第二差分电压信号Vd42，其源极与可变上升沿电流源Iske的正极相连接，其漏极同时与第九NMOS晶体管M9的源集和第十NMOS晶体管Mltl的源极相连接，该晶体管在相对于数据上升沿时刻，经过第三可调节延迟器D3的延迟时间D3和第四可调节延迟器D4的延迟时间T4,由导通变为关闭； 所述的第九NMOS晶体管M9，其栅极连接第三可调节延迟器差分电压信号的第二差分信号VD32，其漏极连接所述的电源电压Vdd，与第十NMOS晶体管Mltl构成上升沿预加重第二级差分电路； 所述的第十NMOS晶体管Mltl，其栅极连接第三可调节延迟器差分电压信号的第一差分信号Vd31，该晶体管在相对于数据上升沿时刻，经过第三可调节延迟器D3的延迟时间T3,由关闭变为导通，其漏极在该晶体管和第八NMOS晶体管M8都导通时，产生初始上升沿预加重电流Iked，作为上升沿预加重电流镜的输入信号。
9.根据权利要求7所述的驱动器，其特征在于:上升沿预加重两级电流镜，包括第三PMOS晶体管P3、第四PMOS晶体管P4、第i^一 NMOS晶体管M11以及第十二 NMOS晶体管M12 ； 所述的第三PMOS晶体管P3，其漏极同时与第十NMOS晶体管Mltl的漏极和第四PMOS晶体管P4的栅极相连接，其栅极与其漏极相连接，其源极连接到电源电压Vdd，其与第四PMOS晶体管P4构成上升沿预加重第一级电流镜； 所述的第四PMOS晶体管P4，其源极连接到电源电压Vdd，其漏极连接到第十一 NMOS晶体管M11的漏极； 所述的第十一 NMOS晶体管M11,其漏极连接到第十二 NMOS晶体管M12的栅极，其栅极与其漏极相连接，其源极连接到地信号gnd，其与第十二 NMOS晶体管M12构成上升沿预加重第二级电流镜； 所述的第十二 NMOS晶体管M12，其源极连接到地信号gnd，其漏端电流是初始下降沿预加重电流Iked等比例复制， 输出上升沿预加重电流IKE。
【文档编号】H01S5/042GK103427331SQ201310374491
【公开日】2013年12月4日 申请日期:2013年8月23日 优先权日:2013年8月23日
【发明者】贾护军, 李泳锦, 李晓彦, 邹姣, 王志燕, 成涛 申请人:西安电子科技大学