一种容量为256K×32bit的立体封装EEPROM存储器的制造方法
【专利摘要】本实用新型涉及一种容量为256K×32bit的立体封装EEPROM存储器，其特征在于，包括八个128K×8bit的EEPROM芯片，还包括从下至上进行堆叠的一个引线框架层和八个芯片层，引线框架层上设有用于对外连接的引脚，八个EEPROM芯片分别一一对应地设置在八个芯片层上；所述堆叠的一个引线框架层和八个芯片层经灌封、切割后在周边上露出电气连接引脚，并在外表面设有镀金连接线；镀金连接线将所述一个引线框架层和八个芯片层上露出的电气连接引脚进行相应连接，引线框架层的引脚作为对外接入信号与对外输出信号的物理连接物。本实用新型能相对降低占用印刷电路板的平面空间。
【专利说明】—种容量为256KX32bit的立体封装EEPROM存储器
【【技术领域】】
[0001]本实用新型涉及存储设备，尤其涉及一种容量为256KX 32bit立体封装EEPROM存储器。
【【背景技术】】
[0002]目前，很多印刷电路板(PCB)上都需要装有EEPROM存储芯片，由于每一 EEPROM存储芯片的容量有限，如果在某一应用是要使用很大的EEPROM存储空间，那么就要扩充印刷电路板的面积，然后在上面贴置多个EEPROM存储芯片。
[0003]由于在一些特定场所，对某些使用印刷电路板的设备所占用的平面空间有一定的限制，可能就需要降低印刷电路板的平面面积；这样的话，相对较难地扩充EEPROM印刷电路板(PCB)上的存储空间。
【实用新型内容】
[0004]本实用新型要解决的技术问题是提供一种容量为256KX32bit立体封装EEPROM存储器，其能相对降低占用印刷电路板的平面空间。
[0005]上述技术问题通过以下技术方案实现:
[0006]一种容量为25 6KX32bit的立体封装EEPROM存储器，其特征在于，包括八个128KX8bit的EEPROM芯片，还包括从下至上进行堆叠的一个引线框架层和八个芯片层，弓丨线框架层上设有用于对外连接的引脚，八个EEPROM芯片分别一一对应地设置在八个芯片层上；所述堆叠的一个引线框架层和八个芯片层经灌封、切割后在周边上露出电气连接引脚，并在外表面设有镀金连接线；镀金连接线将所述一个引线框架层和八个芯片层上露出的电气连接引脚进行相应连接，引线框架层的引脚作为对外接入信号与对外输出信号的物理连接物。
[0007]八个EEPROM芯片的OE读信号线、WE写信号线分别对应复合；第一 EEPROM芯片、第二 EEPROM芯片、第三EEPROM芯片、第四EEPROM芯片的片选信号线复合，第五EEPROM芯片、第六EEPROM芯片、第七EEPROM芯片、第八EEPROM芯片的片选信号线复合；第一 EEPROM芯片的数据线与第五EEPROM芯片的数据线复合；第二EEPROM芯片的数据线与第六EEPROM芯片的数据线复合；第三EEPROM芯片的数据线与第七EEPROM芯片的数据线复合；第四EEPROM芯片的数据线与第八EEPROM芯片的数据线复合。
[0008]所述EEPROM芯片采用存储容量为128Kb、数据总线宽度为8位的TS0P-32的封装EEPROM 芯片。
[0009]由八个128KX8bit的EEPROM芯片之间连接成容量为256KX32bit的EEPROM存储器的技术可以采用本【技术领域】人员通常掌握的技术，本实用新型的首要创造点是利用八个芯片层来置放EEPROM芯片，然后通过堆叠、灌封、切割后在外表面设置镀金连接线以将置芯片的八个芯片层和一个引线框架层的引脚接线连接成一个EEPROM存储器。可见，本实用新型通立体封装方式避免在一个芯片层上进行并置所有EEPROM芯片，减少了占用印刷电路板的平面空间，从而减少了印刷电路板的平面空间，尤其适合应用于航空、航天领域。本实用新型进一步具体了本申请自身设计的八个128KX8bit的EEPROM芯片之间的连接关
系O
【【专利附图】
【附图说明】】
[0010]图1为实施例一的本实用新型的截面图；
[0011]图2为实施例一的本实用新型的内部结构示意图。
【【具体实施方式】】
[0012]实施例一
[0013]如图1和图2所示，本实施例提供的一种容量为256KX 32bit立体封装EEPROM存储器，包括从下至上进行堆叠的一个引线框架层和八个芯片层:一设有用于对外连接的引脚11的引线框架层I，一贴装有第一 EEPROM芯片21的第一芯片层2，一贴装有第二 EEPROM芯片31的第二芯片层3，一贴装有第三EEPROM芯片41的第三芯片层4，一贴装有第四EEPROM芯片51的第四芯片层5，一贴装有第五EEPROM芯片61的第五芯片层6，一贴装有第六EEPROM芯片71的第六芯片层7，一贴装有第七EEPROM芯片81的第七芯片层8，一贴装有第八EEPROM芯片91的第八芯片层9 ;EEPROM芯片21、31、41、51、61、71、81、91均采用存储容量为128Kb、数据总线宽度为8位的TS0P-32(32个引脚)的封装EEPROM芯片；堆叠的一个引线框架层和八个芯片层经灌封、切割后在周边上露出电气连接引脚，并在外表面设有镀金连接线；镀金连接线将引线框架层和芯片层上露出的电气连接引脚进行关联连接以形成一个存储容量达8Mb、数据总线宽度达32位、引脚封装为S0P-64 (64个引脚)封装的立体封装EEPROM存储器:八个EEPROM·芯片成并联连接，引线框架层I的引脚11作为立体封装EEPROM存储器的对外接入信号与对外输出信号的物理连接物。
[0014]其中，八个EEPROM芯片的OE读信号线、WE写信号线分别对应复合；第一 EEPROM芯片、第二 EEPROM芯片、第三EEPROM芯片、第四EEPROM芯片的片选信号线复合，第五EEPROM芯片、第六EEPROM芯片、第七EEPROM芯片、第八EEPROM芯片的片选信号线复合；第一EEPROM芯片的数据线与第五EEPROM芯片的数据线复合；第二 EEPROM芯片的数据线与第六EEPROM芯片的数据线复合；第三EEPROM芯片的数据线与第七EEPROM芯片的数据线复合；第四EEPROM芯片的数据线与第八EEPROM芯片的数据线复合。
[0015]引线框架层和八个芯片层可以采用印刷电路板。
[0016]上述立体封装EEPROM存储器的制备过程如下:
[0017](I)将引脚 11 焊接在引线框架层 I 上 JfEEPROM 芯片 21、31、41、51、61、71、81、91分别对应地设置在芯片层2、3、4、5、6、7、8、9上；
[0018](2)将引线框架层1、第一芯片层2、第二芯片层3、第三芯片层4、第四芯片层5、第五芯片层6、第六芯片层7、第七芯片层8、第八芯片层9从下至上进行堆叠；
[0019](3)使用环氧树脂对一个引线框架层和八个芯片层进行灌封，对灌封后的一个引线框架层和八个芯片层进行切割，以让一个引线框架层和八个芯片层在各自的周边上露出电气连接引脚；
[0020](4)对一个引线框架层和八个芯片层进行表面镀金以形成镀金层，此时，镀金层与八个芯片层在各自的周边上露出的电气连接引脚连接，露出的电气连接引脚之间都相互连接且同时也连接引脚；
[0021](5)为了把该分离的信号结点分割开，对镀金层进行表面连线雕刻以形成镀金连接线，镀金连接线将引线框架层和芯片层上露出的电气连接引脚进行相应连接以形成一个存储容量达8Mb、数据总线宽度达32位、引脚封装为S0P-64 (64个引脚)封装的立体封装EEPROM存储器，引线框架层I的引脚11作为立体封装EEPROM存储器的对外接入信号与对外输出信号的物理连接物。
[0022]本立体封装EEPROM存储器的各引脚的具体用途如表1。
[0023]表1引脚的具体用途
[0024]
【权利要求】
1.一种容量为256KX32bit的立体封装EEPROM存储器，其特征在于，包括八个128KX8bit的EEPROM芯片，还包括从下至上进行堆叠的一个引线框架层和八个芯片层，弓丨线框架层上设有用于对外连接的引脚，八个EEPROM芯片分别一一对应地设置在八个芯片层上；所述堆叠的一个引线框架层和八个芯片层经灌封、切割后在周边上露出电气连接引脚，并在外表面设有镀金连接线；镀金连接线将所述一个引线框架层和八个芯片层上露出的电气连接引脚进行相应连接，引线框架层的引脚作为对外接入信号与对外输出信号的物理连接物。
2.根据权利要求1所述的一种容量为256KX32bit的立体封装EEPROM存储器，其特征在于，八个EEPROM芯片的OE读信号线、WE写信号线分别对应复合；第一 EEPROM芯片、第二EEPROM芯片、第三EEPROM芯片、第四EEPROM芯片的片选信号线复合，第五EEPROM芯片、第六EEPROM芯片、第七EEPROM芯片、第八EEPROM芯片的片选信号线复合；第一 EEPROM芯片的数据线与第五EEPROM芯片的数据线复合；第二 EEPROM芯片的数据线与第六EEPROM芯片的数据线复合；第三EEPROM芯片的数据线与第七EEPROM芯片的数据线复合；第四EEPROM芯片的数据线与第八EEPROM芯片的数据线复合。
3.根据权利要求1或2所述的一种容量为256KX32bit的立体封装EEPROM存储器，其特征在于，所述EEPROM芯片采用存储容量为128Kb、数据总线宽度为8位的TS0P-32的封装EEPROM 芯片。
【文档编号】H01L23/495GK203644765SQ201320682871
【公开日】2014年6月11日 申请日期:2013年10月30日 优先权日:2013年10月30日
【发明者】王烈洋, 叶振荣, 黄小虎, 蒋晓华, 颜军 申请人:珠海欧比特控制工程股份有限公司