具有晶体绝缘体的finfet及其形成方法

具有晶体绝缘体的finfet及其形成方法
【专利摘要】公开了鳍式场效应晶体管（FinFET）结构以及其形成方法。鳍片形成在块体衬底上。晶体绝缘体层形成在块体衬底上，其中鳍片伸出外延氧化物层。围绕鳍片形成从晶体绝缘体层突出的栅。通过在晶体绝缘体层上合并鳍片而在源漏区域形成外延生长半导体区域以形成鳍片合并区域。
【专利说明】具有晶体绝缘体的FINFET及其形成方法

【技术领域】
[0001] 本发明一般地涉及半导体的制造，更具体而言，涉及一种鳍式场效应晶体管 (finFET)以及制造方法。

【背景技术】
[0002] 随着集成电路（1C)不断趋向于微型化，存在对具有更高驱动电流和越来越小的尺 寸的晶体管的需求。鳍式场效应晶体管（FinFET)技术随着器件尺寸不断缩小而变得越加 普遍。因此，合乎希望的是具有改进的finFET器件和制造方法。


【发明内容】

[0003] 在一个实施例中，提供了一种半导体结构。所述半导体结构包括：半导体衬底，包 括形成在所述半导体衬底上的多个鳍片；设置在所述多个鳍片上的栅；设置在所述半导体 衬底上的晶体介电区域；以及设置在所述晶体介电区域上的外延半导体区域。
[0004] 在另一个实施例中，提供了一种形成半导体结构的方法。所述方法包括：在半导体 衬底中形成多个鳍片；在所述半导体衬底上形成晶体绝缘体层；在所述半导体衬底上形成 栅；以及在所述晶体绝缘体层上形成外延半导体区域，其中所述外延半导体区域与所述多 个鳍片直接物理接触。
[0005] 在另一个实施例中，提供了一种形成半导体结构的方法。所述方法包括：在半导体 衬底中形成多个鳍片；在所述半导体衬底上形成晶体绝缘体层；在所述半导体衬底上形成 栅；以及在所述晶体绝缘体层上形成外延半导体区域，其中所述外延半导体区域与所述多 个鳍片直接物理接触，并且其中所述外延半导体区域形成有面对所述栅的刻面侧。

【专利附图】

【附图说明】
[0006] 考虑了以下结合附图（FIG)的描述后，本发明的结构、操作以及优点将变得更为明 晰。附图旨在作为说明而不是限制。
[0007] 为了描述清楚，一些附图中的某些元件可以省略，或不按比例示出。为了描述清 楚，横截面视图可以是省略某些背景线的"切片"或"近视"横截面视图，而该背景线在"真 实"的横截面视图中会是可见的。
[0008] 通常，在附图的各个图（FIG)中，由相似的编号指代相似的元件，在这种情况下，通 常最后两个有效位可以是一样的，最有效位为附图（FIG)的编号。此外，为了清楚，在某些 附图中省略了一些参考编号。
[0009] 图1为本发明的实施例在起始点时的半导体结构。
[0010] 图2为在形成晶体绝缘体的后续工艺步骤之后的半导体结构。
[0011] 图3为在形成栅的后续工艺步骤之后的半导体结构。
[0012] 图4为在形成外延半导体区域的工艺步骤期间的半导体结构。
[0013] 图5为在形成外延半导体区域的工艺步骤之后的半导体结构。
[0014] 图6为图5的实施例的立体图。
[0015] 图7为图6的实施例的侧视图。
[0016] 图8为包括刻面（faceted)外延半导体区域的另选实施例的侧视图。
[0017] 图9为指示用于本发明的实施例的工艺步骤的流程图。

【具体实施方式】
[0018] 在制造包括finFET在内的半导体器件时，产品产量和器件易变性最重要的问题。 在许多finFET中，通过使半导体区域接触一组鳍片，多个鳍片被"合并"。现有技术的鳍片 合并工艺难以控制，导致用于合并的外延半导体区域的不均匀性。该不均匀性导致了降低 的产品产量和增加的器件易变性。还可能出现其他问题，诸如过量泄漏和击穿现象。
[0019] 本发明的实施例在鳍片合并层下使用晶体绝缘体层。晶体绝缘体层用作允许稳 定、均匀的自底向上生长的鳍片合并外延的模板。结果为没有空隙和缺陷的源/漏外延半 导体区域，其用于减少寄生电容和击穿现象。此外，外延半导体区域的高度可容易地控制。
[0020] 图1为本发明的实施例在起始点时的半导体结构100。块体半导体衬底102形 成半导体结构1〇〇的基础。衬底102可以由任何现在已知的或以后开发的半导体材料制 成，该半导体材料包括但不限于例如硅、锗、硅锗合金、碳化硅以及化合物(例如III-V和 II-VI)半导体材料。化合物半导体材料的非限制性实例包括砷化镓、砷化铟以及磷化铟。 通常衬底102可以为但不限于大约几百微米的厚度。例如，衬底102可以包括范围从约0. 5 毫米（mm)到约1. 5mm的厚度。在一些实施例中，衬底102可以基本上由具有通过分子式 AlxlGaX2InX3AsY1PY2N Y3SbY4限定的成分的一种或多种III-V族化合物半导体构成，其中X1、X2、 X3、Y1、Y2、Y3以及Y4表示相对的比例，每个都大于或等于零并且X1+X2+X3+Y1+Y2+Y3+Y4=1 (1为总的相对摩尔量)。衬底102也可以由具有成分Zn A1CdA2SeB1TeB2的II-VI族化合物半 导体构成，其中A1、A2、B1以及B2为相对的比例，每个都大于或等于零并且A1+A2+B1+B2=1 (1为总的摩尔量)。
[0021] 使用行业标准技术（比如开凹槽)，鳍片108A和108B形成在块体衬底102中。氮化 垫层112可以设置在鳍片顶部。氮化垫层112可以在形成鳍片之前均厚沉积在衬底102上。 衬底102具有基础表面107。鳍片（108A和108B)具有侧壁109。在实施例中，侧壁109具 有（110)晶体结构。使用具有不同晶体结构的衬底102的其他实施例可以包括具有（110) 晶体结构的衬底连同具有（1〇〇)晶体结构的鳍片侧壁109。
[0022] 图2为在衬底202的基础表面（图1的107)上形成晶体绝缘体（电介质）216的 后续工艺步骤之后的半导体结构200。如前面所描述的，在附图的各个图（FIG)中，相似的 编号指代相似的元件，在这种情况下，通常最后两个有效位可以是相同的。例如，图2的块 体衬底202类似于图1的块体衬底102。在本发明的实施例中，晶体绝缘体216可以在其 顶部表面217上具有（100)晶体结构。晶体绝缘体216可以为外延氧化物。在一些实施例 中，外延氧化物为稀土族的。在一些实施例中，晶体绝缘体(介电层)216 (例如晶体氧化物、 背栅介电层等）可以设置在衬底202上。晶体介电层216可以由外延氧化物形成。在实施 例中，晶体介电层216包括稀土氧化物，比如氧化铈（Ce0 2)、氧化镧（La203)、氧化钇（Y203)、 氧化钆（Gd 203)、氧化铕（Eu203)或氧化铽（Tb20 3)。在一个实施例中，晶体介电层216包括稀 土氧化物组合，例如诸如ΑΒ03的材料，其中'A'和'B'可以为任何稀土金属(例如氧化镧钪 (LaSc03))，并且可以在衬底202上外延生长。在一个实施例中，晶体介电层216可以包括隹丐 钛矿(例如钛酸锶（SrTi03)或钛酸钡（BaTi03))。在另一个实施例中，晶体介电层216可以 包括氧化铝A1 203或氧化铝化合物(例如氧化镧铝LaA103)，其可以通过脉冲激光沉积（PLD) 被沉积。在实施例中，晶体介电层216可以沉积在衬底202上并且可以具有大约2纳米至 大约500纳米的厚度'Τ'。在一个实施例中，晶体介电层216可以具有大约10纳米至大约 150纳米的厚度。在另一个实施例中，晶体介电层216可以具有大约20纳米至大约50纳米 的厚度'Τ'。在其他实施例中，晶体绝缘体216可以在其顶部表面217上具有（110)晶体结 构，并且鳍片侧壁具有（100)晶体结构。
[0023] 图3为在形成设置在鳍片308Α和308Β上的栅320的后续工艺步骤之后的半导体 结构300。栅320可以取向为正交于鳍片308Α和308Β。栅可以由多晶硅组成，或可以为通 过替代金属栅（RMG)工艺形成的金属栅。也可以存在栅介电层(未示出）。可以在栅形成后 移除氮化垫层（图1的112)。栅还包括设置为与其邻近的间隔器(在图7和图8中示出）。
[0024] 图4为在形成外延半导体区域424的工艺步骤期间，沿着图3的线Α-Α'所示的半 导体结构400。由于绝缘体层416为晶体绝缘体层，因此主要为自底向上的外延生长(如由 箭头Ε所示）是可能的，并产生没有空隙、断裂或其他缺陷的平滑的顶部表面。在一些实施 例中，外延生长工艺可以被调整为在鳍片（208Α、208Β)的侧壁和底部两者上进行生长。在 其他实施例中，生长可以主要在鳍片的侧壁上。在外延生长主要为自底向上的实施例中，绝 缘体层416的晶体结构则类似于衬底402的顶部表面的晶体结构。在一些实施例中，外延 半导体区域424包括外延硅。在其他实施例中，外延半导体区域424包括硼掺杂的外延硅 和锗（SiGe :Β)，或碳和磷掺杂的外延硅（Si :CP)。硼或磷掺杂剂可以在外延生长工艺期间 现场添加。碳可以用作应力诱导剂。在一些实施例中，碳含量可以为范围从约0.4% (2e20 个原子每立方厘米）到约4% (2e21个原子每立方厘米)。
[0025] 在使用SiGe的一些实施例中，锗浓度范围从约10%至约80%。在一些实施例中， 外延半导体区域424可以为无掺杂的。在其他实施例中，外延半导体区域424可以为掺杂 的。在一些实施例中，外延半导体区域424的掺杂剂浓度(例如对于硼、磷或砷）可以范围 从约5E19个原子每立方厘米到约1. 5E21个原子每立方厘米。在一些实施例中，外延半导 体区域424的掺杂剂浓度可以范围从约2E20个原子每立方厘米到约1E21个原子每立方厘 米。在其他实施例中，外延半导体区域424的掺杂剂浓度可以范围从约4E20个原子每立方 厘米到约7E20个原子每立方厘米。可以通过现场掺杂而引入掺杂剂。
[0026] 关于外延半导体区域424,除了硅之外，其他半导体材料也可以包括在外延半导体 区域424中，诸如锗、硅锗、GeSn、III-V化合物半导体和/或II-VI化合物半导体材料。在 实施例中，外延半导体区域424可以为掺杂或无掺杂的，并且可以包括：硅、锗、硅锗合金和 /或碳掺杂硅（Si :C)。在一个实施例中，外延（晶体)半导体区域424可以包括碳掺杂硅，其 具有在约0. 2%至约4. 0%之间的替位碳的原子碳浓度。在一个实施例中，外延半导体区域 424可以包括碳掺杂硅类型的材料，其具有约0. 3%至约2. 5%的替位碳的浓度。应当理解， 在外延半导体区域424中的碳的总量可以高于替位量。在优选的示例性实施例中，外延半 导体区域424可以包括硅、锗、硅锗、碳掺杂硅、硅锗合金、以及化合物(例如III-V和II-VI) 半导体材料等。在实施例中，碳掺杂硅可以包括约〇. 4%到约2. 5%Si :C的替位碳（C)浓度。
[0027] 图5为在形成外延半导体区域的工艺步骤之后的半导体结构500。外延半导体区 域524生长到使得其在鳍片508A和508B的顶部之上的水平，并且用于将鳍片508A和508B 合并到一起。外延半导体区域524可以凹进或深蚀刻以实现期望的高度。
[0028] 图6为以立体图示出的半导体结构600,其类似于图5的实施例。
[0029] 图7为类似于图6的实施例的半导体结构700。图7以沿着图6的线B-B'的侧视 图示出。从该视图可以看出，外延半导体区域724与栅间隔器726接触，栅间隔器726设置 在外延半导体区域724和栅720之间。栅间隔器726可以由氮化物组成，并且经由诸如沉 积保形氮化物层、并接着移除该保形氮化物层的不需要的部分的技术而形成。在形成栅间 隔器726之后，外延半导体区域724接着被形成。栅间隔器726防止外延半导体区域724 和栅720之间的直接物理接触，其用于降低泄漏和寄生电容。
[0030] 图8为以侧视图示出的包括刻面外延半导体区域828的另选实施例的半导体结构 800。通过控制外延工艺条件，面对栅820的刻面表面830可以刻面生长(具有倾斜角），使 得其远离栅820而生长，并且减少半导体区域828和栅820之间的接触。可以通过在高度 选择性情况下使用选择性外延来实现该生长。在高度选择性条件下过多的蚀刻气体导致沿 着间隔器的刻面外延生长。
[0031] 图9为指示用于本发明的实施例的工艺步骤的流程图900。在工艺步骤950中，在 半导体衬底上形成鳍片（参见图1的108A和108B)。在工艺步骤952中，在半导体衬底上 形成晶体绝缘体层（参见图2的216)。晶体绝缘体层可以为外延生长的稀土氧化物，其具 有（100)晶体结构的顶部表面。在工艺步骤954中形成栅(参见图3的320)。在工艺步骤 956中，形成外延半导体区域以合并鳍片（参见图5的524)。在一些实施例中，外延半导体 区域由硅、硅锗合金（SiGe)、掺杂或无掺杂的碳掺杂硅（Si :C或Si :CP、Si :As)、磷(砷）掺 杂的Si :P/As组成。
[0032] 本发明的实施例提供了用于形成finFET的方法和结构。鳍片形成在块体衬底上。 晶体绝缘体层形成在块体衬底上，其中鳍片伸出外延氧化物层。围绕鳍片形成从晶体绝缘 体层突出的栅。通过在晶体绝缘体层上合并鳍片而在源漏区域中形成外延生长半导体区域 以形成鳍片合并区域。与现有技术的鳍片合并区域相比，该鳍片合并区域具有减少的缺陷 和易变性，诸如例如使得寄生电容和击穿现象最少。
[〇〇33] 虽然本发明已经关于优选的某个或某些实施例进行了说明和描述，但是本领域的 技术人员根据对本说明书及所附附图的阅读和理解将会作出一定的等同变型和修改。特别 地，关于由上述组件(装配件、器件、电路等）所执行的各种功能，除非有其他指明，否则用于 描述这些组件的术语(包括对"装置（means)"的引用）旨在对应于执行所描述组件的指定功 能的任何组件（即，为功能等同)，即便其在结构上不等同于所公开的执行本文示出的本发 明的示例性实施例中的功能的结构。另外，虽然本发明的特定特征可能仅关于若干实施例 中的一个被公开，但是该特征可以与其他实施例的一个或多个特征相结合，这对于任何给 定或特定的应用可能是需要的或者有利的。
【权利要求】
1. 一种半导体结构，包括： 半导体衬底，包括形成在所述半导体衬底上的多个鳍片； 栅，被设置在所述多个鳍片上； 晶体介电区域，被设置在半导体衬底上；以及 外延半导体区域，被设置在所述晶体介电区域上。
2. 根据权利要求1所述的半导体结构，其中所述晶体介电区域包括外延氧化物。
3. 根据权利要求2所述的半导体结构，其中所述晶体介电区域包括稀土氧化物。
4. 根据权利要求3所述的半导体结构，其中所述稀土氧化物选自由以下各项组成的 组： 氧化铺、氧化镧、氧化钇、氧化礼、氧化铕以及氧化试。
5. 根据权利要求1所述的半导体结构，其中所述外延半导体区域包括面对所述栅的刻 面表面。
6. 根据权利要求1所述的半导体结构，其中所述外延半导体区域包括碳掺杂硅，所述 碳掺杂硅具有在约0. 2%至约4. 0%之间的替位碳的原子碳浓度。
7. 根据权利要求1所述的半导体结构，其中所述外延半导体区域包括选自由以下各项 组成的组的材料：n-掺杂硅、p-掺杂硅以及无掺杂硅。
8. 根据权利要求1所述的半导体结构，其中所述外延半导体区域包括硅锗，其中锗浓 度范围从约10%至约80%。
9. 根据权利要求3所述的半导体结构，其中所述稀土氧化物包括具有（100)晶体结构 的顶部表面，并且其中所述多个鳍片的每个鳍片包括（110)侧壁晶体结构。
10. 根据权利要求3所述的半导体结构，其中所述稀土氧化物包括具有（110)晶体结构 的顶部表面，并且其中所述多个鳍片的每个鳍片包括（100)侧壁晶体结构。
11. 一种形成半导体结构的方法，包括： 在半导体衬底中形成多个鳍片； 在所述半导体衬底上形成晶体绝缘体层； 在所述半导体衬底上形成栅；以及 在所述晶体绝缘体层上形成外延半导体区域，其中所述外延半导体区域与所述多个鳍 片直接物理接触。
12. 根据权利要求11所述的方法，其中在所述半导体衬底上形成晶体绝缘体层包括形 成稀土氧化物。
13. 根据权利要求11所述的方法，其中在所述晶体绝缘体层上形成外延半导体区域包 括形成具有硼掺杂剂的外延硅和锗。
14. 根据权利要求11所述的方法，其中在所述晶体绝缘体层上形成外延半导体区域包 括形成具有碳和磷掺杂剂的外延硅。
15. 根据权利要求11所述的方法，其中在所述晶体绝缘体层上形成外延半导体区域进 一步包括：现场掺杂所述外延半导体区域到范围从约5E19个原子每立方厘米到约1. 5E21 个原子每立方厘米的掺杂剂浓度。
16. 根据权利要求11所述的方法，其中在所述晶体绝缘体层上形成外延半导体区域包 括：形成具有约〇. 3%至约2. 5%的替位碳浓度的碳掺杂硅类型的材料。
17. -种形成半导体结构的方法，包括： 在半导体衬底中形成多个鳍片； 在所述半导体衬底上形成晶体绝缘体层； 在所述半导体衬底上形成栅；以及 在所述晶体绝缘体层上形成外延半导体区域，其中所述外延半导体区域与所述多个鳍 片直接物理接触，并且其中所述外延半导体区域形成有面对所述栅的刻面侧。
18. 根据权利要求17所述的方法，其中在所述半导体衬底上形成外延绝缘体层包括形 成稀土氧化物。
19. 根据权利要求18所述的方法，其中形成稀土氧化物包括形成氧化钆（Gd203)。
20. 根据权利要求18所述的方法，其中形成稀土氧化物包括形成氧化铈（Ce02)。
【文档编号】H01L21/336GK104112776SQ201410161352
【公开日】2014年10月22日 申请日期:2014年4月22日 优先权日:2013年4月22日
【发明者】托马斯·N·亚当, 程慷果, A·克哈基弗尔鲁茨, 亚历山大·雷茨尼采克, R·斯瑞尼瓦萨恩 申请人:国际商业机器公司