对接耦合的埋设波导光电探测器的制造方法

对接耦合的埋设波导光电探测器的制造方法
【专利摘要】本发明涉及对接耦合的埋设波导光电探测器。一种形成具有光电探测器和CMOS设备的集成光子半导体结构的方法，其可以包括：在第一绝缘体上硅区上形成CMOS设备；在第二绝缘体上硅区上形成硅光波导；以及形成围绕硅光波导的浅槽隔离(STI)区，从而使得所述浅槽隔离将第一和第二绝缘体上硅区电隔离。在STI区内，邻近半导体光波导的端面沉积锗材料。所述锗材料形成一个活性区，其接收来自半导体光波导的端面的传播光学信号。
【专利说明】对接耦合的埋设波导光电探测器

【技术领域】
[0001] 本发明总体上涉及半导体设备，并且特别涉及集成光子半导体设备。

【背景技术】
[0002] 既在高速开关中使用光子设备又在数据通信中使用收发器设备仅仅是强调在单 一集成设备内处理光学信号和电信号二者的优点的几个实例。举例来说，集成光子设备可 以包括被制作在单一衬底上的光电探测器和CMOS类型设备二者。因此，在从事一种类型的 设备（即光子设备）的制作时；其他设备类型（即CMOS设备）可能会受到影响。除了减轻 与对应于每一种设备类型（即光子/CMOS设备）的不同制作处理相关联的负面影响之外， 在集成光子半导体设备结构内可能还希望促进提高设备性能。
[0003] 因此，可能特别有利的是在集成光子设备内制作具有增强的性能特性的光电探测 器设备结构。


【发明内容】

[0004] 根据至少一个示例性实施例，提供一种形成具有光电探测器设备和CMOS设备的 集成光子半导体结构的方法。所述方法可以包括：形成用于CMOS设备的阱区，形成用于把 光电探测器设备与阱区电隔离的隔离区，以及形成用于传播光学信号的半导体光波导。在 隔离区内，邻近半导体光波导的端面沉积锗材料，从而使得所沉积的锗材料形成光电探测 器设备的活性区，以用于接收来自半导体光波导结构的端面的传播光学信号。
[0005] 根据至少另一个示例性实施例，提供一种形成具有光电探测器设备和CMOS设备 的集成光子半导体结构的方法。所述方法可以包括：在第一绝缘体上硅区上形成CMOS设 备，以及在第二绝缘体上硅区上形成硅光波导。此外还形成围绕硅光波导的浅槽隔离区，从 而使得所述浅槽隔离将第一和第二绝缘体上硅区电隔离。在所述浅槽隔离区的一个区内， 邻近半导体光波导的端面沉积锗材料，从而使得所沉积的锗材料形成光电探测器设备的活 性区，以用于接收来自半导体光波导的端面的传播光学信号。
[0006] 根据至少另一个示例性实施例，一种集成光子半导体结构可以包括衬底、隔离区、 位于衬底上的CMOS设备以及位于衬底上并且通过隔离区与CMOS设备电隔离的半导体光波 导结构，其中半导体光波导结构具有端面。所述集成光子半导体结构还包括位于隔离区内 的光电探测器，从而使得所述光电探测器具有位于波导结构的端面附近的锗活性区。所述 锗活性区接收来自半导体光波导的端面的传播光学信号。
[0007] 根据至少另一个示例性实施例，提供一种有形地具体实现在机器可读介质中的用 于设计、制造或测试集成电路的设计结构。所述设计结构可以包括衬底、隔离区、位于衬底 上的CMOS设备以及位于衬底上并且通过隔离区与CMOS设备电隔离的半导体光波导结构， 其中半导体光波导结构具有端面。所述集成光子半导体结构还包括位于隔离区内的光电探 测器，从而使得所述光电探测器具有位于波导结构的端面附近的锗活性区。所述锗活性区 接收来自半导体光波导的端面的传播光学信号。

【专利附图】

【附图说明】
[0008] 图1是根据示例性实施例的包括种子窗口的集成光子半导体设备结构的平面图；
[0009] 图2A-2J'是根据示例性实施例的对应于图1的集成光子半导体设备结构的制作 的剖面图；以及
[0010] 图3是根据示例性实施例的用在半导体设计、制造和/或测试中的设计处理的流 程图。
[0011] 附图不一定是按比例绘制的。附图仅仅是示意性表示，而不意图描绘本发明的具 体参数。附图仅仅意图描绘出本发明的典型实施例。在附图中，相同的附图标记表示相同 的元件。

【具体实施方式】
[0012] 后面将描述集成光子半导体设备结构和相应的制作处理的一个示例性实施例，其 中所述集成光子半导体设备结构包括在浅槽隔离（STI)区内创建的对接耦合的埋设波导 光电探测器设备，所述浅槽隔离区将光电探测器设备与一个或多个邻近的CMOS设备电隔 离。
[0013] 具体来说，后面的结构和处理可以提供例如包括锗（Ge)光电探测器之类的光子 设备和FET之类的CMOS设备的CMOS集成纳米光子设备的一个示例性实施例。在CMOS集成 纳米光子电路内，基于其高量子效率可以把例如锗或III-V化合物之类的结晶材料利用为 光电探测器组件的活性元件。利用快速熔融生长技术，可以利用例如物理气相沉积（PVD)、 减压化学气相沉积（RPCVD)、等离子体增强化学气相沉积（PECVD)以及快速热化学气相沉 积（RTCVD)之类的技术在低温下以无定形状态沉积各种膜（例如锗），并且随后将其热结晶 化。为了产生单一结晶锗（Ge)活性区，例如可以通过把所述锗膜被沉积在其上的半导体晶 片加热到大约1100摄氏度（°C )而将所沉积的无定形状态锗膜结晶化。在大约940°C下， 所述锗膜从固态转变为液态。在随后的冷却阶段期间，液体锗作为单一结晶锗材料被转变 回固体，以便例如形成光电探测器活性区。
[0014] 图1是根据一个示例性实施例的包括种子窗口 102的集成光子半导体设备结构 100的平面图。如图所示，光电探测器结构104可以包括邻近半导体波导结构108的端面 107形成的一个基本上矩形的区段105。随着光学信号（例如1310nm或1550nm波长）在 波导108内沿着箭头X的方向传播，所述光学信号经由波导结构108的端面107被直接耦 合到光电探测器104中。光电探测器104的矩形区105形成所述活性区，其被制作在集成 光子半导体设备结构1〇〇的STI区114内。如图所示，活性区116a和116b可以被利用来 制作例如一个或多个FET晶体管设备（未示出）之类的CMOS设备，其中活性区116a、116b 通过STI区114与光电探测器104和波导结构108电隔离。
[0015] 在光电探测器104锗活性区的形成期间，种子窗口 102促进在所沉积的锗膜材料 与光波导108的硅材料之间建立接触。这一接触允许锗膜在前面描述的结晶化处理期间把 光波导108的硅材料利用为种子层。因此，在结晶化时形成包括区105的锗活性区。
[0016] 可以基于充当具有第一折射率的核芯的波导结构108以及充当具有第二折射率 的覆层的由Cd定义的周围STI材料来提供光波导。这样，光在波导结构108内被内部引 导，并且随后直接耦合到光电探测器104的矩形活性区105。通过邻近半导体波导结构108 的端面107形成光电探测器104,作为光电探测器104与半导体波导结构108之间的直接耦 合（即对接耦合）的结果，所引导的光可以被光电探测器104的矩形活性区105高效地接 收。此外，作为这一效率的结果，可以减小光电探测器104的覆盖面积或尺寸以支持更高的 操作速度。
[0017] 图2A-2J'是根据一个示例性实施例的对应于图1的集成光子半导体设备结构100 的制作的剖面图。具体来说，图2A-2J'示出了用于在STI区内形成例如光电探测器之类的 光子设备的集成光子半导体设备处理，其中所述STI区被利用来把光电探测器与例如FET 晶体管之类的CMOS设备电隔离。所述各图（即图2A-2J'）包括沿着图1的轴A-A'和B-B' 取得的两个剖面图。举例来说，图2A是沿着图1的轴A-A'取得的半导体结构的剖面图，图 2A'则是沿着图1的轴B-B'取得的相同半导体结构的剖面图。
[0018] 图2A涉及沿着图1A的轴A-A'取得的集成光子半导体结构200的剖面图。如图 所示，结构200包括硅（Si)衬底202、形成在Si衬底202之上的埋设氧化物（BOX)层204 以及形成在BOX层204之上的对应于波导结构108的绝缘体上硅（SOI)区206。SOI区206 可以被利用为用于产生光子（例如硅光波导）和CMOS(例如FET晶体管设备）类型设备结 构全部二者的活性（Rx)区。S0I区206可以具有由T th定义的厚度，其例如对于1550nm光 波长是220nm并且对于1310nm光波长是170nm。可以在形成于S0I区206上的保护性氧 化物层203之上沉积一个氮化硅（Si 3N4)层208,其中所述氮化物（Si3N4)层208例如可以 在后续的处理步骤期间充当抛光停止。在BOX层204的一部分212、S0I区206的一部分 214之上以及在氮化硅层208之上沉积一个厚度为大约20-40nm的氧化物薄层210。可以 通过位于BOX层204之上的一个S0I层（未示出）的光刻模制和干法蚀刻（例如RIE)形 成区212。可以实施后续的光刻模制和部分干法蚀刻（例如RIE蚀刻）处理，以便随后形成 S0I区206的部分214。基于S0I层的部分蚀刻，以厚度为大约50nm的阶梯形状产生部分 214。在后续的处理步骤中，区214可以被用来形成用于所沉积的锗材料的结晶化的种子窗 口 102(图1)，其中所述锗材料被用来产生光电探测器104的活性区（图1)。
[0019] 图2A'涉及沿着图1A的轴B-B'取得的集成光子半导体结构200的剖面图。如图 所示，沿着B-B'的结构200还包括Si衬底202、形成在Si衬底202之上的BOX层204以及 形成在BOX层204之上的S0I区206。如图所示，氧化物210可以被沉积在S0I层206的区 214之上。
[0020] 图2B涉及沿着图1的轴A-A'取得的集成光子半导体结构215的剖面图。集成光 子半导体结构215可以通过沉积在集成光子半导体结构200 (图2A)之上的所模制和蚀刻 的抗反射涂层218和光致抗蚀剂层220来形成。抗反射涂层218可以被沉积在结构200 (图 2A)之上，以便产生用于接纳光致抗蚀剂层的平面状表面，所述光致抗蚀剂层随后被模制 以产生所模制的光致抗蚀剂层220。利用所模制的光致抗蚀剂层220中的开口 222以形成 前面所描述的种子窗口 102 (图1)。如图所示，在开口 222内，可以在进入BOX层204的区 231中的最小过蚀刻的情况下对于S0I层206的区228选择性地蚀刻（例如RIE)氧化物 层210 (图2A)。因此，只有氧化物层210的虚线区230、232 (图2B)被蚀刻掉，从而留下受 到所模制的光致抗蚀剂层220保护的氧化物衬垫区233和234。通过在后续的锗沉积处理 期间从虚线区230去除氧化物，所沉积的无定形锗材料接触硅区228从而产生一个Ge种子 层。
[0021] 图2B'涉及沿着图1的轴B-B'取得的集成光子半导体结构215的剖面图。如图 所示，所沉积的抗反射涂层218同形地覆盖氧化物区234。
[0022] 图2C涉及沿着图1的轴A-A'取得的集成光子半导体结构235的剖面图。集成光子 半导体结构235可以通过一旦剥除抗反射涂层218 (图2B)和所模制的光致抗蚀剂220 (图 2B)层之后在集成光子半导体结构215 (图2B)之上沉积一个锗材料层236而形成。Ge层 236可以利用PVD、PECVD、RTCVD或RPCVD沉积方法来沉积。所沉积的锗材料层的厚度可以 是大约50-200nm。可以认识到，可以使用例如III-V材料之类的其他材料取代锗来形成光 电探测器活性区。可以通过从半导体波导结构108的侧壁S w(图1)去除多余的锗材料的 方式对集成光子半导体结构235进行光刻模制和蚀刻（未示出）来形成Ge层236。
[0023] 图2C'涉及沿着图1的轴B-B'取得的集成光子半导体结构235的剖面图。如图 所示，所沉积的Ge层236同形地覆盖SOI区206。
[0024] 图2D涉及沿着图1的轴A-A'取得的集成光子半导体结构240的剖面图。集成光 子半导体结构240可以通过在集成光子半导体结构235 (图2C)的所沉积的Ge层236之上 沉积一个无掺杂的厚氧化物填充物层242来形成，这例如是利用高密度等离子体（HDP)沉 积技术而实现的。如图所示，厚氧化物填充物242可以充当利用在浅槽隔离区114 (图1)内 的电绝缘材料，其把活性区116a、116b (图1)、其他活性区（未示出）以及波导结构108 (图 1)电隔离。在后面的段落中所描述的后续处理步骤中，可以邻近波导结构108的端面243 形成光电探测器。相应地，所述厚氧化物填充物242(例如Si0 2)还把所形成的光电探测器 与利用活性区116a、116b (图1)产生的任何其他设备（例如CMOS FET)隔离。所述厚氧化 物填充物242可以包括其厚度处于大约3000-6000埃（A )范围内的二氧化硅（Si〇2)材 料。
[0025] 图2D'涉及沿着图1的轴B-B'取得的集成光子半导体结构240的剖面图。如图 所示，所沉积的氧化物填充物层242同形地覆盖位于氧化物衬垫区234之上的所沉积的Ge 层 236。
[0026] 图2E涉及沿着图1的轴A-A'取得的集成光子半导体结构245的剖面图。集成光 子半导体结构245可以通过利用化学机械抛光（CMP)使得集成光子半导体结构240平面化 而形成。如图所示，位于氮化硅层208上方的整个氧化物填充物242 (图2D)、Ge层236 (图 2D)和氧化物衬垫234(图2D)都被去除。在CMP处理期间，还可以去除氮化硅层208的近 似10-20 %，以便确保不会有残余材料保留在氮化硅层208的表面上。此外，在CMP处理期间 还去除包括氧化物填充物242 (图2D)的一部分和Ge层236 (图2D)的一部分的区241 (图 2D)。因此，在CMP处理之后，Ge区248、氧化物填充物266和氧化物衬垫268得以保留。如 图所示，邻近氮化硅层208的氧化物填充物266、氧化物衬垫268和Ge层248可以被凹陷到 氮化硅层208的厚度t sn的大约50%。
[0027] 图2E'涉及沿着图1的轴B-B'取得的集成光子半导体结构245的剖面图。如图 所示，在CMP处理之后，氧化物填充物区269 (图2D'）的一部分269被去除。
[0028] 图2F涉及沿着图1的轴A-A'取得的集成光子半导体结构270的剖面图。可以通 过产生凹陷区272来形成集成光子半导体结构270。可以通过蚀刻（例如RIE蚀刻）对应 于集成光子半导体结构245 (图2E)的Ge区248 (图2E)的部分273 (图2E)来形成凹陷区 272。如图2E中所示，在例如可能使用各种清洁剂和酸的后续处理步骤期间，Ge区248的 被暴露出的表面See可能会受到化学攻击。因此，在图2F中描绘的所形成的凹陷区272被 利用来形成一个插塞（参见图2G)，其封装Ge区248以便在集成光子半导体结构270的后 续处理期间进行保护。
[0029] 图2F'涉及沿着图1的轴B-B'取得的集成光子半导体结构270的剖面图。如图 所示，图2F'保持与图2E'完全相同，其中在CMP处理之后，氧化物填充物区242(图2D'） 的部分269 (图2D'）被去除。
[0030] 图2G涉及沿着图1的轴A-A'取得的集成光子半导体结构275的剖面图。图2G' 涉及沿着图1的轴B-B'取得的集成光子半导体结构275的剖面图。如图2G中所示，集成光 子半导体结构275可以通过利用氮化硅填充材料279 (即氮化硅插塞）填充凹陷区272 (也 参见图2F)来形成。图2G'还示出了所沉积的氮化硅填充材料279。如图所示，Ge区248 现在被所沉积的氮化硅填充材料279封装并且从而受到其保护。
[0031] 图2H涉及沿着图1的轴A-A'取得的集成光子半导体结构280的剖面图。可以通 过利用热磷酸（Η 3Ρ04)剥除氮化硅材料层208 (图2G)和位于氧化物填充物层266之上的整 个氮化硅填充材料279 (图2G)来形成集成光子半导体结构280。但是在所述氮化物剥除处 理之后，氮化硅插塞282保持在Ge区248之上并且促进其封装，以便如前面所描述的那样 保护锗材料免于例如清洁之类的后续制作处理的影响。氧化物层203的缓慢蚀刻速率在氮 化硅层208 (图2G)的热磷酸（Η3Ρ04)剥除期间保护下方的SOI区206。
[0032] 图2H'涉及沿着图1的轴B-B'取得的集成光子半导体结构280的剖面图。如图 所示，所述氮化物剥除处理去除氮化硅填充材料279 (图2G'）。
[0033] 图21涉及沿着图1的轴A-A'取得的集成光子半导体结构290的剖面图。如图所 示，在当前处理阶段，可以在通过STI区114(也参见图1)分开的另一活性区116c(图1) 的SOI区内邻近光电探测器区294形成FET晶体管291。因此，可以在例如FET291之类的 CMOS设备的阱区292 (图21)内引入掺杂剂植入物（例如对应于N型阱区的磷和对应于P 型阱区的硼）。可以实施热退火处理以便同时发起阱区292内的阱掺杂剂的活化以及形成 光电探测器活性区249a的锗区248(图2H)的结晶化。举例来说，所述热退火处理可以包 括对于近似5秒的一段时间把集成光子半导体结构290加热到大约1030°C的温度。如前所 述，Ge区248(图2H)的结晶化以及形成活性区249a是通过种子窗口 102(图2H)实现的， 其中区249 (图2H)处的锗材料在表面SSQI (图2H)处与SOI层206的硅材料接触以便促进 这样的结晶化。
[0034] 如图21中所示，在阱区292内的阱掺杂剂的活化以及锗区248(图2H)的结晶化 以形成活性区249a之后，模制并蚀刻区251 (图2H)以便从区251 (图2H)和氧化物填充物 266(图2H)中去除锗材料。这一锗材料被蚀刻掉，以便去除在结晶化处理中所使用的锗种 子窗口 102 (图2H)。如果不去除锗种子窗口 102 (图2H)，则后续的处理步骤（例如用于 CMOS硅化物处理的热退火）可能会导致锗区248 (图2H)的再结晶，从而导致形成多晶锗材 料。所形成的多晶锗材料可能会对光电探测器性能造成负面影响，比如降低光电探测器的 响应度。因此，如前所述，通过去除种子窗口而消除再结晶。
[0035] 参照图2H，在区251内，对于S0I区206选择性地蚀刻锗248和氧化物填充物266。 氧化物区233保持完好。可以在两个阶段中实施所述蚀刻处理，其中首先蚀刻区251内的 氧化物填充物266,随后是区251内的锗248。
[0036] 参照图21，在这一蚀刻和后续的剥除抗蚀剂处理之后，可以例如用 1000-2000A的间隔物氧化物或间隔物氮化物材料来填充由区252定义的被蚀刻区，所 述间隔物氧化物或间隔物氮化物材料可以在用于CMOS FET晶体管291的间隔物形成期间 被沉积。如图所示，通过STI隔离区114邻近光电探测器区294形成CMOS FET晶体管291。 光电探测器区294包括Ge活性区249a，其中Ge活性区249a被邻近光波导108的端面243 形成。在图21所描绘的示例性实施例中，所形成的CMOS FET晶体管291可以包括栅极电 介质213、多晶硅栅极电极217、间隔物氧化物区219、间隔物氮化物区221、源极/漏极（S/ D)区294a、249b以及晕状和延伸植入物（未示出）。FET晶体管291的阱区292和S/D区 294a、294b可以被形成在绝缘体上硅（SOI)层207 (图1)的活性区116c (图1)内。可以在 具有Ge活性区249a的光电探测器区294之上形成光刻模制和蚀刻的氮化硅层（未示出）。 所模制的氮化硅层（未示出）可以用来在S/D区294a、294b和栅极电极217上形成对应的 硅化物区298a、298b和298c的过程中进一步保护光电探测器活性区249a。
[0037] 正如图21中所描绘的那样，光电探测器活性区249a被氮化硅插塞282、氧化物衬 垫234、氧化物层255以及二氧化娃/氮化娃填充材料254封装。由0 sig表不的光学信号被 沿着波导结构108引导，并且经由位于活性区249a与波导108的端面243之间的氧化物衬 垫234被耦合到光电探测器活性区249a。虽然由活性区249a接收到的光学信号0 sig被氧 化物衬垫234衰减，但是基于该层234的厚度，所述衰减足够低，从而不会妨碍光电探测器 的操作和灵敏度。举例来说，氧化物衬垫234可以是大约20A-40A，但是也可以设想到 更大或更小的厚度数值。波导108的端面243与活性区249a之间的氧化物衬垫234的存在 抑制了活性区249a的锗材料与波导108的硅材料之间的任何直接接触。这样就减少了一 旦活性区249a被结晶化（即作为单晶结构）之后可能在后续处理期间发生的活性区249a 的任何不合期望的再结晶。因此，光电探测器的活性区249a通过薄氧化物衬垫234邻接波 导108的端面243,从而接收在波导108内传播并且入射在波导108的端面243上的几乎全 部光学信号〇 sig。由于光电探测器的活性区249a与波导结构108的邻接促进了活性区249a 与波导结构108之间的高效光耦合，因此可以减小光电探测器并且从而减小活性区249a区 域的几何尺寸。通过减小光电探测器的活性区249a区域的尺寸，可以获得更小的设备电容 和更高的操作速度。
[0038] 虽然FET晶体管291被图示为与光电探测器区294邻近的设备，但是可以认识到， 在围绕光电探测器区294的其他活性区内，例如在活性区116a(图1)和116b (图1)内，可 以制作多个其他邻近晶体管设备。在一些实现方式中，可以把一个或多个FET电连接到一 个或多个光电探测器以便形成光学接收器电路。
[0039] 图21'涉及沿着图1的轴B-B'取得的集成光子半导体结构290的剖面图。与图 2H'中所描绘的实施例一样，先前的氮化物剥除处理去除了氮化硅填充材料279 (图2G'）。
[0040] 图2J涉及沿着图1的轴B-B'取得的集成光子半导体结构295的剖面图。集成光 子半导体结构295可以通过产生对应于集成光子半导体结构290 (图21)的光电探测器区 294和CMOS FET晶体管291的电接触件而形成。如图所示，集成光子半导体结构295可以 通过在集成光子半导体结构290(图21)之上沉积层间电介质材料223而形成。层间电介 质材料223例如可以包括5000-ΙΟΟΟΟΑ的BPSG材料。可以通过蚀刻到层间电介质223 中而形成接触件299a-299f。举例来说，接触件299a-299c建立与光电探测器区294的Ge 活性区249a的导电连接，接触件299d建立与S/D区294a的硅化物区298a的导电连接，接 触件299e建立与栅极硅化物区298c的导电连接，并且接触件299f建立与S/D区294b的 硅化物区298b的导电连接。
[0041] 图2J'涉及沿着图1的轴B-B'取得的集成光子半导体结构295的剖面图。如图 所示，接触件299a-299c建立与光电探测器区294的Ge活性区249a的导电连接。
[0042] 图3示出了例如用在半导体1C逻辑设计、仿真、测试、布局和制造中的示例性设计 流程900的方块图。设计流程900包括用于处理设计结构或设备的处理和机制，以便生成前 面所描述并且在图2J中示出的设计结构和/或设备的逻辑上或者功能上等效的表示。由 设计流程900处理和/或生成的设计结构可以被编码在机器可读传输或存储介质中以包括 数据和/或指令，当在数据处理系统上执行或以其他方式处理时，所述数据和/或指令生成 硬件组件、电路、设备或系统的逻辑、结构、机械或功能等效表示。
[0043] 设计流程900可以取决于所设计的表示的类型而有所不同。举例来说，用于建 立专用IC(ASIC)的设计流程900可以不同于用于设计标准组件的设计流程900,或者不 同于用于将所述设计实例化成可编程阵列的设计流程900,比如由Altera? Inc.或 Xilinx? Inc.给出的可编程门阵列（pga)或现场可编程门阵列（fpga)。
[0044] 图3示出了多个所述设计结构，其中包括优选地由设计处理910处理的输入设计 结构920。在一个实施例中，设计结构920包括用在设计处理中的设计数据，所述设计数据 包括关于图2J中所示的结构描述本发明的实施例的信息。采取示意图或HDL硬件描述语 言（例如Verilog、VHDL、C等等）的形式的设计数据可以被具体实现在一种或更多种机器 可读介质中。举例来说，设计结构920可以是文本文件、数值数据或者图2J中所示的本发 明的实施例的图形表示。设计结构920可以是由设计处理910生成和处理的逻辑仿真设计 结构，以便产生硬件设备的逻辑等效功能表示。设计结构920还可以或者替换地包括在由 设计处理910处理时生成硬件设备的物理结构的功能表示的数据和/或程序指令。不管表 示功能和/或结构设计特征，可以利用例如由核心开发者/设计者实施的电子计算机辅助 设计（ECAD)生成设计结构920。当被编码在机器可读数据传输、门阵列或存储介质上时， 设计结构920可以由设计处理910内的一个或多个硬件和/或软件模块来访问和处理，以 便仿真或者以其他方式在功能上表示例如在图2J中示出的电子组件、电路、电子或逻辑模 块、设备、设备或系统。因此，设计结构920可以包括文件或其他数据结构，其中包括人类和 /或机器可读源代码、已编译结构以及计算机可执行代码结构，其在由设计或仿真数据处理 系统处理时，在功能上仿真或者以其他方式表示电路或者其他层级的硬件逻辑设计。这样 的数据结构可以包括硬件描述语言（HDL)设计实体，或者遵循和/或兼容例如Verilog和 VHDL之类的较低层级HDL描述语言和/或例如C或C++之类的较高层级设计语言的其他数 据结构。
[0045] 设计处理910优选地采用并且合并了用于合成、转换或者以其他方式处理图2J中 所示出的组件、电路、设备或逻辑结构的设计/仿真功能等效表示的硬件和/或软件模块， 以便生成可以包含例如设计结构920之类的设计结构的连线表980。连线表980例如可以 包括表示一个连线、分立组件、逻辑门、控制电路、I/O设备、模块等等的列表的经过编译或 其他处理的数据结构，其描述与集成电路设计中的其他元件和电路的连接。可以利用迭代 处理合成连线表980,其中根据对应于设备的设计规范和参数重新合成一次或多次连线表 980。与这里所描述的其他设计结构类型一样，连线表980可以被记录在机器可读数据存储 介质上或者被编程到可编程门阵列中。所述介质可以是非易失性存储介质，比如磁盘或光 盘驱动器之类、可编程门阵列、紧致闪存或者其他闪存。附加地或替换地，所述介质可以是 系统或高速缓冲存储器、缓冲空间或者可以在其上传送并且经由因特网或其他适当联网装 置中间存储数据分组的导电或者光学传导设备和材料。
[0046] 设计处理910可以包括用于处理包括连线表980在内的多种输入数据结构类型的 硬件和软件模块。这样的数据结构类型例如可以驻留在库元件930内，并且包括对应于给 定制造技术的常用元件、电路和设备的集合（例如不同的技术节点20、32nm、45nm、90nm等 等），其中包括模型、布局和符号表示。所述数据结构类型还可以包括设计规范940、特征化 数据950、验证数据960、设计规则970以及测试数据文件985,所述测试数据文件可以包括 输入测试模式、输出测试结果以及其他测试信息。设计处理910例如还可以包括标准机械 设计处理，比如应力分析、热分析、机械事件仿真、对于例如浇铸、成型和管芯压制成形等操 作的处理仿真。在不背离本发明的范围和精神的情况下，机械设计领域的技术人员可以认 识到用在设计处理910中的可能的机械设计工具和应用的范围。设计处理910还可以包括 用于施行标准电路设计处理的模块，比如定时分析、验证、设计规则检查、布局和布线操作 等等。
[0047] 设计处理910采用并且合并了例如用来处理设计结构920的HDL编译器和仿真模 型建立工具之类的逻辑和物理设计工具，并且连同其中一些或全部所描绘的支持数据结构 以及任何附加的机械设计或数据（如果使用的话），以便生成包括具体实现在存储介质上 的第二设计数据的第二设计结构990,其中所述第二设计数据具有被用于交换集成电路的 布局数据的数据格式和/或符号数据格式（例如存储在GDSII (GDS2)、GL1、OASIS、映射文 件中的信息，或者用于存储此类设计结构的任何其他适当格式）。在一个实施例中，第二设 计数据驻留在存储介质或可编程门阵列上并且具有被用于交换机械设备和结构的数据的 数据格式（例如存储在IGES、DXF、Parasolid XT、JT、DRG中的信息，或者用于存储或渲染 此类机械设计结构的任何其他适当格式）。类似于设计结构920,设计结构990优选地包括 驻留在传输或数据存储介质上的一个或多个文件、数据结构或者其他计算机编码的数据或 指令，其在由ECAD系统处理时生成图2J中所示的本发明的实施例的逻辑或功能等效形式。 在一个实施例中，设计结构990可以包括在功能上仿真图2J中所示的设备的已编译的可执 行HDL仿真模型。
[0048] 设计结构990也可以采用被用于交换集成电路的布局数据的数据格式和/或符号 数据格式（例如存储在GDSII (GDS2)、GL1、0ASIS、映射文件中的信息，或者用于存储此类设 计数据结构的任何其他适当格式）。
[0049] 设计结构990可以包括的信息例如有符号数据、映射文件、测试数据文件、设计内 容文件、制造数据、布局参数、连线、金属层级、通孔、形状、用于路由经过生产线的数据以及 制造商或其他设计者/开发者所需要的用来产生如前所述并且在图2J中示出的设备或结 构的任何其他数据。设计结构990随后可以继续到阶段995,其中例如设计结构990 :继续 到下线（tape-out)，被放出到制造，被放出到掩模室，被发送到另一设计室，被发送回到顾 客处等等。
[0050] 前面对于本发明的各个实施例的描述是出于说明的目的而给出的，而不意图穷举 或限制到所公开的实施例。在不背离所描述的实施例的范围和精神的情况下，本领域技术 人员将认识到许多修改和变型。这里使用的术语被选择来最佳地解释一个或多个实施例的 原理、实际应用或者针对市场上的技术的技术改进，或者使得本领域技术人员能够理解这 里所描述的实施例。
【权利要求】
1. 一种形成具有光电探测器设备和CMOS设备的集成光子半导体结构的方法，其包括： 形成用于CMOS设备的阱区； 形成用于把光电探测器设备与阱区电隔离的隔离区； 形成用于传播光学信号的半导体光波导；以及 在隔离区内邻近半导体光波导的端面沉积锗材料， 其中，所沉积的锗材料形成光电探测器设备的活性区，以用于接收来自半导体光波导 结构的端面的传播光学信号。
2. 权利要求1的方法，其还包括： 施行热退火处理，以便同时发起阱区内的阱掺杂剂的活化以及形成活性区的所沉积的 锗材料的结晶化。
3. 权利要求2的方法，其中，所述热退火处理包括对于大约5秒的一段时间把集成光子 半导体结构加热到大约1030°C的温度。
4. 权利要求1的方法，其还包括： 在半导体光波导的相对侧壁之上沉积绝缘氧化物填充材料，其中所述半导体光波导包 括核心区，并且沉积在所述相对侧壁之上的绝缘氧化物填充材料包括覆层。
5. 权利要求4的方法，其中，所述绝缘氧化物填充材料包括二氧化硅（Si02)材料。
6. 权利要求1的方法，其中，所沉积的锗材料包括大约50-200nm的厚度。
7. 权利要求1的方法，其中，邻近所述端面沉积锗材料包括利用以下工艺的其中之一： 物理气相沉积（PVD)工艺，等离子体增强化学气相沉积（PECVD)工艺，快速热化学气相沉积 (RTCVD)工艺，以及减压化学气相沉积（RPCVD)工艺。
8. 权利要求1的方法，其还包括： 在沉积锗材料之前，在隔离区内沉积氧化物衬垫，其中所述氧化物衬垫把半导体光波 导的端面与邻近沉积的锗材料分开。
9. 权利要求8的方法，其中，所述氧化物衬垫包括大约20-40nm的厚度。
10. 权利要求1的方法，其中，所述隔离区包括浅槽隔离（STI)区。
11. 权利要求1的方法，其中，所述半导体光波导由位于埋设氧化物（BOX)层之上的绝 缘体上硅（SOI)层形成。
12. 权利要求1的方法，其中，所述CMOS设备包括FET。
13. 权利要求1的方法，其中，所述半导体光波导传播具有大约1550nm的波长的光学信 号。
14. 权利要求1的方法，其中，所述半导体光波导传播具有大约1310nm的波长的光学信 号。
15. -种形成具有光电探测器设备和CMOS设备的集成光子半导体结构的方法，其包 括： 在第一绝缘体上硅区上形成CMOS设备； 在第二绝缘体上硅区上形成硅光波导； 形成围绕硅光波导的浅槽隔离区，所述浅槽隔离区将第一绝缘体上硅区和第二绝缘体 上硅区电隔离；以及 在浅槽隔离区的一个区内邻近半导体光波导的端面沉积锗材料， 其中，所沉积的锗材料形成光电探测器设备的活性区，以用于接收来自半导体光波导 的端面的传播光学信号。
16. 权利要求15的方法，其中，所沉积的锗材料通过氧化物衬垫与半导体光波导的端 面分开。
17. 权利要求16的方法，其中，所述氧化物衬垫包括具有大约20-40nm的厚度的氧化物 层。
18. 权利要求15的方法，其中，所述浅槽隔离区包括二氧化硅（Si02)填充材料。
19. 权利要求15的方法，其中，所沉积的锗材料包括大约50-200nm的厚度。
20. -种集成光子半导体结构，其包括： 衬底； 隔离区； 位于衬底上的CMOS设备； 位于衬底上并且通过隔离区与CMOS设备电隔离的半导体光波导结构，所述半导体光 波导结构具有端面； 位于隔离区内的光电探测器，所述光电探测器具有位于波导结构的端面附近的锗活性 区， 其中，所述锗活性区接收来自半导体光波导的端面的传播光学信号。
【文档编号】H01L31/028GK104124304SQ201410163915
【公开日】2014年10月29日 申请日期:2014年4月23日 优先权日:2013年4月23日
【发明者】S·阿瑟法, W·M·格林, S·M·尚克, Y·A·维拉索 申请人:国际商业机器公司