一种半导体精细特征尺寸图形的形成方法
【专利摘要】本发明提供了一种半导体精细特征尺寸图形的形成方法，包括：在半导体衬底上形成掩模层；对衬底上的掩模层进行光刻并刻蚀，以形成具有第一特征尺寸的掩模图形；在第一图形上沉积一层氮化硅作为共形层，覆盖暴露出来的衬底表面以及掩模图形的侧墙；在所述氮化硅共形层的基础上沉积填充层；通过化学机械研磨对填充层及氮化硅共形层进行平坦化，直至暴露出掩模层的顶部；选择性的去除掩模层以及填充层，仅留下半导体衬底以及氮化硅共形层；利用氮化硅共形层作为刻蚀掩模对衬底进行刻蚀，形成具有小于第一特征尺寸的第二特征尺寸的掩模图形。本发明可将光刻的物理限制打破，得到更小尺寸的图形。
【专利说明】一种半导体精细特征尺寸图形的形成方法
【技术领域】
[0001]本发明涉及半导体制造领域，更具体地说，本发明涉及一种半导体精细特征尺寸图形的形成方法。
【背景技术】
[0002]在半导体集成电路中，半导体工艺的特征尺寸在不断缩小，超大规模集成电路的特征尺寸按照摩尔定律的发展，已经发展到20纳米及以下的特征尺寸，以便在更小面积上增加半导体器件的容量并降低成本，形成具有更好的性能，更低的功耗的半导体器件。每个器件的特征尺寸的收缩需要更复杂的技术。
[0003]光刻法是常用的将器件及电路图案转移到衬底上的方法，线的宽度和间距是光刻工艺中最为关键的两个参数。间距被定义为两个相邻线的相同点之间的距离。由于各种因素，如光学和光的波长等物理限制，现有的光刻技术具有最小间距在20纳米以下已不能满足集成电路的需求，低于该特定光刻技术极限的特征尺寸的图形已不能通过现有的光刻技术形成。
[0004]因此，本领域技术人员急需提供一种利用现有光刻技术同时又能满足特征尺寸需求的方法。
【发明内容】
[0005]本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够利用现有光刻技术同时又能满足特征尺寸需求的方法。
[0006]本发明提供的一种半导体精细特征尺寸图形的形成方法，其特征在于，包括:
[0007]步骤SOl:在半导体衬底上形成掩模层；
[0008]步骤S02:对衬底上的掩模层进行光刻并刻蚀，以形成具有第一特征尺寸的掩模图形；
[0009]步骤S03:在第一图形上沉积一层氮化娃作为共形层,覆盖暴露出来的衬底表面以及掩模图形的侧墙；
[0010]步骤S04:在所述氮化硅共形层的基础上沉积填充层；
[0011]步骤S05:通过化学机械研磨对填充层及氮化硅共形层进行平坦化，直至暴露出掩模层的顶部；
[0012]步骤S06:选择性的去除掩模层以及填充层，仅留下半导体衬底以及氮化硅共形层；
[0013]步骤S07:利用氮化硅共形层作为刻蚀掩模对衬底进行刻蚀，形成具有小于第一特征尺寸的第二特征尺寸的掩模图形。
[0014]优选的，所述步骤SOl中，所述掩模层的材料包括氮化硅、多晶硅、二氧化硅其中的一种。
[0015]优选的，在所述掩膜层的基础上形成非晶碳薄膜层，且所述非晶碳薄膜层的厚度为半导体衬底厚度的1.5-2倍。
[0016]优选的，所述步骤S03中，所述掩模图形侧壁上的氮化硅的厚度和掩模图形顶部的氮化硅厚度比大于90 %。
[0017]优选的，所述步骤S03中，通过原子层沉积工艺沉积所述氮化硅共形层，其厚度为第一特征尺寸的50%?150%。
[0018]优选的，所述步骤S04中，所述填充层为光刻胶、ODL、SOC其中的一种或几种的组合。ODL(光学介电层，Optical dielectric layer)，SOC(旋涂碳，spin on carbon)是 40纳米以下光刻工艺常用的填充层，特征是经过填充能够将衬底高低起伏的形貌平整化。
[0019]优选的，所述填充层通过旋涂-凝胶工艺形成。
[0020]优选的，所述步骤S05中，首先对掩模图形进行终点探测。
[0021]优选的，所述步骤S06中，通过氧气灰化工艺选择性的去除掩模层以及填充层。
[0022]优选的，第二特征尺寸为第一特征尺寸的一半。
[0023]与现有技术相比，通过采用本发明提供的一种半导体精细特征尺寸图形的形成方法可以将光刻的物理限制打破，得到更小尺寸的图形。
【专利附图】
【附图说明】
[0024]为了更清楚地说明本发明实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍；显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0025]图1为本发明优选实施例的半导体精细特征尺寸图形的形成方法的流程图。
[0026]图2至图8为本发明优选实施例的半导体精细特征尺寸图形的形成方法的各个步骤。
【具体实施方式】
[0027]为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0028]上述及其它技术特征和有益效果，将结合实施例及附图1至图8对本发明的半导体精细特征尺寸图形的形成方法进行详细说明。图1为本发明优选实施例的半导体精细特征尺寸图形的形成方法的流程图。图2至图8为本发明优选实施例的半导体精细特征尺寸图形的形成方法的各个步骤。
[0029]请参阅图1，在本实施例中，本发明提供的一种半导体精细特征尺寸图形的形成方法，包括:
[0030]步骤SOl:在半导体衬底上形成掩模层(如图2所示)。
[0031]其中，半导体衬底100的材料为单晶硅、氧化硅或非晶硅形成的硅材料，或是绝缘娃材料(Silicon on insulator,简称SOI),还可以是其它半导体材料或其它结构,在此不再赘述。所述步骤SOl中，所述掩模层的材料包括氮化硅、多晶硅、二氧化硅其中的一种。优选的，所述掩膜层的基础上形成非晶碳薄膜层，且所述非晶碳薄膜层的厚度优选为半导体衬底厚度的1.5-2倍。
[0032]步骤S02:对衬底上的掩模层进行光刻并刻蚀，以形成具有第一特征尺寸的掩模图形(如图3所示)。
[0033]步骤S03:在第一图形上沉积一层氮化娃作为共形层,覆盖暴露出来的衬底表面以及掩模图形的侧墙(如图4所示)。
[0034]其中，所述步骤S03中，优选通过原子层沉积工艺沉积所述氮化硅共形层，氮化硅共形层的厚度为第一特征尺寸的50%?150%，进一步的，氮化硅共形层的厚度为第一特征尺寸的90%?110%。所述掩模图形侧壁上的氮化硅的厚度和掩模图形顶部的氮化硅厚度比大于90%。
[0035]步骤S04:在所述氮化硅共形层的基础上沉积填充层(如图5所示)。
[0036]其中，所述填充层为光刻胶、ODL、SOC其中的一种或几种的组合。ODL(光学介电层，Optical dielectric layer)，SOC (旋涂碳，spin on carbon)是 40 纳米以下光刻工艺常用的填充层，特征是经过填充能够将衬底高低起伏的形貌平整化。优选的，填充层通过旋涂-凝胶工艺形成。其中旋涂-凝胶(Spin-on PR Coating)方法包括静态涂胶(Static):娃片静止时，滴胶、加速旋转、甩胶、挥发溶剂；动态涂胶(Dynamic):娃片低速旋转、滴胶、加速旋转、甩胶、挥发溶剂。
[0037]步骤S05:通过化学机械研磨对填充层及氮化硅共形层进行平坦化，直至暴露出掩模层的顶部(如图6所示)。
[0038]其中，所述步骤S05中，首先对掩模图形进行终点探测，然后通过化学机械研磨对填充层及氮化硅共形层进行平坦化，直至暴露出掩模层的顶部，最终使得掩膜层、氮化硅共形层和填充层保持在一条水平线上。
[0039]步骤S06:选择性的去除掩模层以及填充层，仅留下半导体衬底以及氮化硅共形层(如图7所示)；
[0040]其中，通过灰化工艺选择性的去除掩模层以及填充层。优选的，通过氧气灰化工艺选择性的去除掩模层以及填充层。
[0041]步骤S07:利用氮化硅共形层作为刻蚀掩模对衬底进行刻蚀，形成具有小于第一特征尺寸的第二特征尺寸的掩模图形(如图8所示)。
[0042]优选的，第二特征尺寸为第一特征尺寸的一半。
[0043]由此，本发明可以形成例如仅为第一特征尺寸一半的第二特征尺寸的图形。通过采用本发明的上述方法可以将光刻的物理限制打破，得到更小尺寸的图形。
[0044]下面将具体描述根据本发明优选实施例的图形自对准形成方法的【具体实施方式】的示例。
[0045]实施例一
[0046]本实施例提供的一种半导体精细特征尺寸图形的形成方法:首先在硅衬底上形成第一掩模层氮化硅，并在氮化硅上形成第二掩模层，第二掩模层为非晶碳薄膜层；采用光刻工艺形成具有第一特征尺寸的掩模图形；在掩模图形上覆盖一层氮化硅做为共形层；然后通过旋涂-凝胶法形成光刻胶作为填充层材料覆盖氮化硅共形层，并尽量的平坦；采用化学机械研磨的方法对填充层及氮化硅共形层进行研磨，探测到掩模层顶部时终止研磨；采用氧气灰化工艺去处掩模层和光刻胶填充层；利用氮化硅共形层作为刻蚀掩模对衬底进行刻蚀，形成具有小于第一特征尺寸的第二特征尺寸的掩模图形形成浅沟槽。
[0047]本实施例中，掩模图形的宽度为30纳米，图形之间的间距为50纳米，氮化硅共形层覆盖在掩模图形顶部厚度与掩模图形侧壁厚度相等，均为15纳米，掩模图形侧壁之间填充层的厚度为20纳米；利用氮化硅共形层作为刻蚀掩模对衬底进行刻蚀，形成浅沟槽，则衬底上图形的宽度为15纳米，图形与图形之间的间距为20纳米，最终形成具有小于第一特征尺寸的第二特征尺寸的掩模图形形成浅沟槽。
[0048]实施例二
[0049]本实施例提供的一种半导体精细特征尺寸图形的形成方法:首先在硅衬底上形成第一掩模层二氧化娃栅介质层，形成多晶娃栅，并在多晶娃栅上形成第二掩模层，第二掩模层为非晶碳薄膜层；采用光刻工艺形成具有第一特征尺寸的掩模图形；在掩模图形上覆盖一层氮化硅做为共形层；然后通过旋涂-凝胶法形成光刻胶作为填充层材料覆盖氮化硅共形层，并尽量的平坦；采用化学机械研磨的方法对填充层及氮化硅共形层进行研磨，探测到掩模层顶部时终止研磨；采用氧气灰化工艺去处掩模层和光刻胶填充层；利用氮化硅共形层作为刻蚀掩模对衬底进行刻蚀，形成具有小于第一特征尺寸的第二特征尺寸的掩模图形形成浅沟槽。
[0050]此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
[0051]上述说明示出并描述了本发明的若干优选实施例，但如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。
【权利要求】
1.一种半导体精细特征尺寸图形的形成方法，其特征在于，包括: 步骤SOl:在半导体衬底上形成掩模层； 步骤S02:对衬底上的掩模层进行光刻并刻蚀，以形成具有第一特征尺寸的掩模图形； 步骤S03:在第一图形上沉积一层氮化硅作为共形层，覆盖暴露出来的衬底表面以及掩模图形的侧墙； 步骤S04:在所述氮化硅共形层的基础上沉积填充层； 步骤S05:通过化学机械研磨对填充层及氮化硅共形层进行平坦化，直至暴露出掩模层的顶部； 步骤S06:选择性的去除掩模层以及填充层，仅留下半导体衬底以及氮化硅共形层； 步骤S07:利用氮化硅共形层作为刻蚀掩模对衬底进行刻蚀，形成具有小于第一特征尺寸的第二特征尺寸的掩模图形。
2.根据权利要求1所述的半导体精细特征尺寸图形的形成方法，其特征在于，所述步骤SOl中,所述掩模层的材料包括氮化娃、多晶娃、二氧化娃其中的一种。
3.根据权利要求2所述的半导体精细特征尺寸图形的形成方法，其特征在于，在所述掩膜层的基础上形成非晶碳薄膜层，且所述非晶碳薄膜层的厚度为半导体衬底厚度的1.5?2倍。
4.根据权利要求1所述的半导体精细特征尺寸图形的形成方法，其特征在于，所述步骤S03中，所述掩模图形侧壁上的氮化硅的厚度和掩模图形顶部的氮化硅厚度比大于90%。
5.根据权利要求1所述的半导体精细特征尺寸图形的形成方法，其特征在于，所述步骤S03中，通过原子层沉积工艺沉积所述氮化硅共形层，其厚度为第一特征尺寸的50 %?150%。
6.根据权利要求1所述的半导体精细特征尺寸图形的形成方法，其特征在于，所述步骤S04中，所述填充层为光刻胶、ODL、SOC其中的一种或几种的组合。
7.根据权利要求6所述的半导体精细特征尺寸图形的形成方法，其特征在于，所述填充层通过旋涂-凝胶工艺形成。
8.根据权利要求1所述的半导体精细特征尺寸图形的形成方法，其特征在于，所述步骤S05中，首先对掩模图形进行终点探测。
9.根据权利要求1所述的半导体精细特征尺寸图形的形成方法，其特征在于，所述步骤S06中，通过灰化工艺选择性的去除掩模层以及填充层。
10.根据权利要求1所述的半导体精细特征尺寸图形的形成方法，其特征在于，所述步骤S07中，第二特征尺寸为第一特征尺寸的一半。
【文档编号】H01L21/311GK103972057SQ201410228262
【公开日】2014年8月6日 申请日期:2014年5月27日 优先权日:2014年5月27日
【发明者】桑宁波, 李润领 申请人:上海华力微电子有限公司