深沟槽电容器的制造方法
【专利摘要】本发明涉及一种形成电容器结构的方法，包括在凹槽的底部和侧壁上方以及衬底表面上方沉积均匀厚度的多层第一多晶硅(POLY)层，其中，多层第一多晶硅(POLY)层通过多层氧化物/氮化物/氧化物(ONO)层彼此分隔开。在多层第一多晶硅层上方沉积第二多晶硅层，第二多晶硅层通过ONO层与第一多晶硅层分隔开，并且第二多晶硅层填充凹槽的剩余部分。使用第一化学机械抛光(CMP)去除第二多晶硅层和第二ONO层的部分。使用第一图案化和蚀刻工艺去除表面上的多层第一多晶硅层的每层和第一ONO层不在电容器结构的掺杂区域内的部分，从而暴露多层第一多晶硅层的每层的顶面以用于接触件形成。本发明涉及深沟槽电容器。
【专利说明】深沟槽电容器
【技术领域】
[0001 ] 本发明涉及深沟槽电容器。
【背景技术】
[0002]相对于半导体集成电路(IC)内的一些其他电容器类型，深沟槽电容器(DTC)显示出了较高的功率密度。同样地，DTC应用于诸如动态随机存取存储器(DRAM)存储单元等的应用。DTC的一些实例包括多层多晶硅(多层多晶硅)DTC，其代替离散电容器应用于先进的技术节点工艺。
【发明内容】
[0003]为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种形成电容器结构的方法，包括:在衬底内形成的凹槽的底部区域和侧壁上方及衬底的表面上方沉积第一介电层；在所述第一介电层上方沉积第一厚度的第一导电层，其中，所述第一厚度在所述表面、所述底部区域和所述侧壁上是基本均匀的；在所述第一导电层上方沉积第二介电层；在所述第一介电层上方沉积第二厚度的第二导电层，其中，所述第二导电层填充未由所述第一导电层填充的所述凹槽的剩余部分，并且其中，所述第二厚度在所述表面上是基本均匀的；去除所述第二导电层和所述第二介电层不在所述凹槽内的部分；去除所述表面上的所述第一导电层和所述第一介电层不在所述凹槽的局部区域内的部分；以及将第一接触件形成至所述表面上方的所述第一导电层，将第二接触件形成至所述凹槽上方的所述第二导电层，并且将第三接触件形成至所述衬底的掺杂区域内的衬底。
[0004]在上述方法中，其中，利用化学机械抛光去除部分所述第二导电层和部分所述第二介电层。
[0005]在上述方法中，其中，利用化学机械抛光去除部分所述第二导电层和部分所述第二介电层，其中，结合所述化学机械抛光，利用所述第二导电层和所述第二介电层的回蚀刻以去除部分所述第二导电层和部分所述第二介电层。
[0006]在上述方法中，其中，利用图案化和蚀刻工艺以去除部分所述第一导电层和部分所述第一介电层。
[0007]在上述方法中，还包括将接触件形成至所述衬底的所述表面上方的所述第一导电层的暴露的顶面，将接触件形成至所述凹槽上方的所述第二导电层，以及将接触件形成至所述掺杂区域内的所述衬底。
[0008]根据本发明的另一方面，还提供了一种电容器结构，包括:均匀厚度的多层第一导电层，设置在凹槽的底部区域和侧壁上方及衬底的表面上方，其中，所述凹槽形成在所述衬底的掺杂区域内，所述多层第一导电层通过多层第一介电层彼此分隔开并且和所述衬底分隔开；第二导电层，设置在所述多层第一导电层上方，其中，所述第二导电层填充未由所述多层第一导电层填充的所述凹槽的剩余部分，并且其中，所述第二导电层通过第二介电层与所述第一导电层分隔开；多个第一接触件，其中，对于每层第一导电层，第一接触件连接至所述衬底的所述表面上方的所述第一导电层的暴露的顶面；第二接触件，连接至所述凹槽上方的所述第二导电层；以及第三接触件，连接至所述电容器结构的局部区域内的所述衬底。
[0009]在上述电容器结构中，其中，所述多层第一介电层或所述第二介电层包括氧化物/氮化物/氧化物。
[0010]在上述电容器结构中，其中，所述多层第一导电层或所述第二导电层包括多晶娃。
[0011]在上述电容器结构中，其中，所述衬底包括P型硅衬底。
[0012]在上述电容器结构中，其中，所述掺杂区域包括η型掺杂剂。
[0013]在上述电容器结构中，其中，所述掺杂区域包括η型掺杂剂，其中，所述η型掺杂剂包括磷、砷或铺。
[0014]在上述电容器结构中，其中，所述电容器结构通过接合引线、硅通孔或接合焊盘电连接至集成电路。
[0015]在上述电容器结构中，其中，所述电容器结构位于动态随机存取存储器存储单元内。
[0016]根据本发明的又一方面，还提供了一种电容器结构，包括:第一厚度的第一导电层，设置在形成在所述衬底内的凹槽的底部区域和侧壁上方以及衬底的表面上方，其中，所述第一导电层通过第一介电层与所述衬底绝缘；以及第二导电层，设置在所述第一导电层上方并且通过第二介电层与所述第一导电层绝缘，其中，所述第二导电层填充未由所述第一导电层填充的所述凹槽的剩余部分并且以基本等于所述第一厚度的量在所述衬底之上延伸。
[0017]在上述电容器结构中，还包括:第一接触件，连接至所述衬底的所述表面上方的所述第一导电层；第二接触件，连接至所述凹槽上方的所述第二导电层；以及第三接触件，连接至所述电容器结构的局部区域内的所述衬底。
[0018]在上述电容器结构中，其中，所述衬底包括P型硅衬底，并且其中，所述局部区域包括所述电容器结构附近内的η型掺杂区域。
[0019]在上述电容器结构中，其中，所述衬底包括P型硅衬底，并且其中，所述局部区域包括所述电容器结构附近内的η型掺杂区域，其中，所述η型掺杂区域的掺杂剂包括磷、砷或铺。
[0020]在上述电容器结构中，其中，所述第一导电层和所述第二导电层包括多晶硅。
[0021]在上述电容器结构中，其中，所述第一介电层和所述第二介电层包括氧化物/氮化物/氧化物。
[0022]在上述电容器结构中，通过接合弓I线、硅通孔或接合焊盘电连接至集成电路。
【专利附图】
【附图说明】
[0023]图1A至图1F示出了双层多晶硅DTC形成的一些实施例。
[0024]图2Α至图2F示出了三层多晶硅DTC形成的一些实施例。
[0025]图3示出了多层多晶硅DTC结构的一些实施例。
[0026]图4Α至图4C示出了通过接合引线、硅通孔或接合焊盘将含IC的DTC结构电连接至集成电路的一些实施例。
[0027]图5不出了形成双层多晶娃电容器结构的方法的一些实施例。
[0028]图6示出了形成多层多晶硅电容器结构的方法的一些实施例。
【具体实施方式】
[0029]现在将参照附图描述本发明，其中，在本文中，相同的参考数字用于表示相同的元件，并且其中，示出的结构不必按比例绘制。将理解，详细描述和相应的附图不以任何方式限制本发明的范围，并且详细描述和附图仅提供了一些实例以示出使发明构思能够体现出来的一些方法。
[0030]也应该注意，本发明提出了多层多晶硅DTC结构形式的实施例，并且该结构可以包括在诸如微处理器、存储器件的IC和/或其他IC中。该IC也可以包括各种无源和有源微电子器件，诸如电阻器、其他电容器类型(例如，MIMCAP)、电感器、二极管、金属氧化物半导体场效应晶体管(MOSFET)、互补MOS(CMOS)晶体管、双极结晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高功率MOS晶体管或其他类型的晶体管。本领域普通技术人员可以意识到其他可以从本发明的各个方面获得启示的半导体器件的实施例。
[0031]形成多层多晶硅DTC的一些现有技术方法需要用于每层多晶硅(POLY)的专用光掩模曝光和蚀刻步骤，然后沉积在被配置为隔离每层多晶硅层中形成的单独的接触件的层间介电(ILD)层上，以及在接触件蚀刻之前的用于ILD层的平坦化的化学机械抛光(CMP)。在用于多晶硅层中的一层的专用光掩模曝光和蚀刻步骤之后，多层多晶硅DTC的两层多晶硅层之间的阶梯高度引入可能导致较差的CMP均匀性的形貌变化。
[0032]因此，本发明的一些实施例涉及形成电容器结构的方法。该方法包括在衬底内形成的凹槽的底部区域和侧壁上方以及衬底的表面上方沉积均匀厚度的多层第一多晶硅层。多层第一多晶硅层通过多层第一介电层彼此分隔开并且和衬底分隔开。该方法还包括在多层第一多晶娃层上方沉积第二多晶娃层。第二多晶娃层填充未由多层第一多晶娃层填充的凹槽的剩余部分，并且第二多晶硅层通过第二介电层与第一多晶硅层分隔开。使用CMP、回蚀刻或者两者的组合去除不在凹槽内的部分第二多晶硅层和部分第二介电层。并且，使用第一图案化和蚀刻工艺去除不在凹槽附近的掺杂区域内的表面上的多层第一多晶硅层的每层的一部分和第一介电层的一部分，从而暴露多层第一多晶娃层的每层的顶面以用于接触件形成。
[0033]通过利用CMP工艺去除部分第二多晶硅层，从而与前文提到的现有技术方法相t匕，减少了掩模的使用。该构思可以应用于多层多晶硅电容器结构(诸如用于DRAM存储单元的DTC)内的任意数量的多晶硅层。该方法也可以显示出实现了可以与前文提到的现有技术方法相比的电性能，并且减小了整体阶梯高度，并且因此减小了在ILD沉积之后的CMP
工作量。
[0034]图1A至图1F示出了双层多晶硅DTC形成的一些实施例。图1A示出了衬底100A，其中，第一凹槽102A和第二凹槽102B形成在衬底100A的掺杂区域104内。对于诸如易失性DRAM的DTC应用，成批图案化多个凹槽，其中，在DTC形成之后，每个凹槽包括相同的结构。
[0035]对于图1A至图1F的实施例，衬底100A是P型硅衬底。其他衬底类型可以包括η型硅衬底或诸如锗的另一种元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括 SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP 和 / 或 GaInAsP的合金半导体；或它们的组合。在实施例中，衬底10A是绝缘体上半导体(SOI)。
[0036]对于图1A至图1F的实施例，通过η型掺杂剂的离子注入技术形成衬底100Α的掺杂区域104，其中，离子化的磷、砷或锑在电场中加速并且撞击衬底100Α的表面。根据一些实施例，在注入掺杂剂离子之后，实施第一热退火以驱入(drive-1n)并激活掺杂剂。第一热退火可以利用快速热处理(RTP)退火、峰值退火(spike anneal)、毫秒退火或激光退火。峰值退火在峰值退火温度下以秒级别进行操作。毫秒退火在峰值退火温度下以毫秒级别进行操作，并且激光退火在峰值退火温度下以微秒级别进行操作。
[0037]包括诸如等离子体蚀刻的干蚀刻工艺、湿蚀刻工艺或它们的组合的一个或多个蚀刻工艺可以用于形成第一凹槽102A和第二凹槽102B。在一些实施例中，干等离子体蚀刻包括使用离子(例如，碳氟化合物、氧、氯、氮、氩、氦等)轰击衬底，从而从衬底100A去除了部分材料。在一些实施例中，湿蚀刻也可以用于实现各向同性蚀刻轮廓。例如，在一些实施例中，诸如四氟化碳(CF4)、HF、四甲基氢氧化铵(TMAH)或它们的组合等的蚀刻剂可以用于实施湿蚀刻并且形成第一凹槽102A和第二凹槽102B。
[0038]图1B示出了包括衬底100A的衬底100B，其中，第一介电层106沉积在第一凹槽102A和第二凹槽102B的底部区域和侧壁上方。在一些实施例中，第一介电层106包括氧化物/氮化物/氧化物(ONO)复合层，并且通过化学汽相沉积(CVD)实现第一介电层106的沉积。一些衍生的CVD工艺还包括低压CVD(LPCVD)、原子层CVD(ALCVD)、超高真空CVD(UHCVD)、减压CVD(RPCVD)或它们的任意组合。也可以利用分子束外延(MBE)或金属有机汽相外延(MOVPE)以用于外延生长。
[0039]第一导电层108沉积在第一介电层106上方，并且其具有基本均匀的第一厚度U1)。在一些实施例中，第一导电层108包括多晶硅层(POLY)，并且通过在大约500°C到大约700°C的温度范围内使低压反应器内的硅烷(SiH4)热解以释放Si，所释放的Si在衬底100A的表面上并且沿着第一凹槽102A和第二凹槽102B的底部区域和侧壁聚集，从而实现沉积。
[0040]第二介电层110沉积在第一导电层108上方，并且第二导电层112沉积在第二介电层110上方。在一些实施例中，第二介电层110包括氧化物/氮化物/氧化物(ONO)复合层，并且通过化学汽相沉积(CVD)实现第二介电层110的沉积。第二导电层112填充未由第一导电层108填充的第一凹槽102A和第二凹槽102B的剩余部分。第二导电层112在衬底100B的表面上具有基本均匀的第二厚度(t2)。在一些实施例中，第二导电层112包括多晶硅层(POLY)。
[0041]图1C示出了包括衬底100B的衬底100C，其中，通过诸如CMP工艺的第一平坦化工艺已经去除了第二导电层112和第二介电层110不在第一凹槽102A和第二凹槽102B内的部分。平坦化的第一导电层108和平坦化的第二导电层112具有基本平坦的表面。在第一 CMP工艺中，通过由抛光焊盘覆盖的旋转台板(platen)对衬底100C施加化学力和机械力，这与料浆一起抛光并且全面地平坦化衬底100C。料浆可以包括过氧化氢或其他合适的材料。
[0042]图1D示出了包括衬底100C的衬底100D，其中，通过对表面的图案化和蚀刻工艺已经去除了部分第一导电层108和部分第一介电层106，其中，通过旋涂工具，衬底100D涂有一层光刻胶，与包含图案的掩模对准，并将其暴露于光下，从而将图案转印至光刻胶。在一些实施例中，图案化和蚀刻工艺使用正性光刻胶，从而在曝光之后，光刻胶层的曝光区域变得可溶，并且随后去除光刻胶。在一些实施例中，图案化和蚀刻工艺使用负性光刻胶，从而在曝光之后，光刻胶层的曝光区域变得不溶于光刻胶显影剂。光刻胶显影剂用于溶解光刻胶的可溶部分，并且根据光刻胶的性质，随后可以去除半导体衬底上的曝光部件或未曝光部件。
[0043]图1E示出了包括衬底100D的衬底100E，通过氧化步骤在衬底100E的表面上设置氧化物层114。通过衍生的CVD工艺或其他合适的方法在多晶硅氧化物层114上方设置第三厚度(t3)的层间介电(ILD)层116，诸如正硅酸乙酯(TEOS)或者氟或碳掺杂的Si02。ILD层116配置为电分隔在随后的图案化步骤中形成的接触件，并且ILD层116的介电常数低于未掺杂的S12的值(大约k = 3.9)且尽量接近I以最小化相邻的金属和接触件之间的电容耦合。
[0044]在通过第二 CMP工艺平坦化ILD层116之后，蚀刻沟槽并以导电材料(例如，铜、钨等)填充沟槽，以将第一接触件118A和第二接触件118B形成至第二导电层112，将第三接触件形成至第一导电层108，以及将第四接触件形成至掺杂区域104，从而完成图1F的双层多晶硅DTC结构100F。
[0045]对于图1A至图1F的实施例，第一导电层108的第一厚度U1)和第一介电层106的第三厚度的结合介于大约1000埃到大约3000埃的范围内，第二导电层112的第二厚度(t2)和第二介电层110的第四厚度的结合介于大约9000埃到大约11000埃的范围内，并且在第二 CMP工艺之后，第三厚度(t3)介于大约8000埃到大约10000埃的范围内。与一些现有技术方法相比，在图1D的图案化和蚀刻工艺之后产生的阶梯高度(介于大约1000埃到大约3000埃的范围内)减小了 CMP工作量并且增大了 CMP均匀性。
[0046]图2A至图2F示出了三层多晶硅DTC形成的一些实施例。图2A至图2F的实施例类似于图1A至图1F的实施例，但是包括用于增加的电容的额外的导电层。通常，可以使用任意数量的导电层。图2A的实施例与图1A的实施例相同。
[0047]图2B示出了包括衬底200A的衬底200B，其中，在第一凹槽102A和第二凹槽102B
的底部区域和侧壁上方沉积基本均匀厚度的第一多晶硅层208，第一多晶硅层208通过第一ONO层206与衬底200A分隔开。在第一多晶硅层208上方沉积基本均匀厚度的第二多晶硅层212，并且第二多晶硅层212通过第二 ONO层210与第一多晶硅层208分隔开。然后在第二多晶硅层212上方沉积第三多晶硅层216，并且第三多晶硅层216通过第三ONO层214与第二多晶硅层212分隔开，第三多晶硅层216在衬底200B的表面上具有基本均匀的厚度。
[0048]图2C示出了包括衬底200B的衬底200C，其中，通过第一 CMP工艺已经去除了第三多晶硅层216和第三ONO层214不在第一凹槽102A和第二凹槽102B内的部分。在一些实施例中，在第一 CMP工艺中利用第三多晶硅层216和第三ONO层214的回蚀刻。
[0049]图2D示出了包括衬底200C的衬底200D，其中，通过对表面的第一图案化和蚀刻工艺已经去除了部分第二多晶硅层212和部分第二ONO层210，暴露了用于接触件形成的第二多晶硅层212的顶面。
[0050]图2E示出了包括衬底200D的衬底200E，其中，通过对表面的第二图案化和蚀刻工艺已经去除了部分第一多晶硅层208和部分第一ONO层206，暴露了用于接触件形成的掺杂区域104的顶面。
[0051]图2F示出了包括衬底200Ε的三层多晶硅DTC结构200F，其中，在衬底200Ε的表面上设置多晶硅氧化物层114，并且在多晶硅氧化物层114之上设置ILD层116。在通过第二CMP工艺平坦化ILD层116之后，蚀刻沟槽并且以导电材料填充沟槽以形成第一至第五接触件218Α至218Ε。
[0052]通常，由η层多晶硅层组成的多层多晶硅DTC结构或许可以以与双层多晶硅DTC结构100F和三层多晶硅DTC结构200F相同的方式组装。图3示出了设置在衬底302的掺杂区域104 (掺杂有磷、砷或锑)内的多层多晶硅DTC结构300的一些实施例。多层多晶硅DTC结构300包括设置在凹槽的底部区域和侧壁上方以及衬底302的表面上方的具有第一基本均匀厚度U1)的第一导电层304Α(例如，多晶硅)，其中凹槽形成在衬底302的掺杂区域104内。第一导电层304Α通过第一介电层306Α (例如，氧化物/氮化物/氧化物)与衬底302绝缘。具有第二基本均匀厚度(t2)的第二导电层304B设置在第一导电层304A上方，并且第二导电层304B通过第二介电层306B与第一导电层304A分隔开。具有第三基本均勻厚度(t3)的第三导电层304C设置在第二导电层304B上方，并且第三导电层304C通过第三介电层306C与第二导电层304B分隔开。可以重复这种类型的结构，直到具有第(η-1)基本均匀厚度(tn_i)的第(η-1)导电层304E设置在第(n-2)基本均匀厚度(tn_2)的第(n_2)导电层304E上方，并且第(η-1)导电层304E通过第(n_2)介电层306F与第(n_2)导电层304D分隔开。
[0053]第η导电层304F设置在第(η_1)导电层304Ε上方，并且第η导电层304F通过第η介电层306G与第(η-1)导电层304Ε绝缘。第η导电层304F填充未由第一至第(η_1)导电层304Α至304Ε填充的凹槽的剩余部分，并且第η导电层304F以大于大约第一至第η厚度的总和的量在衬底302之上延伸。
[0054]通过对掺杂区域104的多个图案化和蚀刻工艺(例如，η-1个图案化和蚀刻工艺)，暴露了第一至第η导电层304Α至304F的每层的顶面，从而使得接触件可以形成至掺杂区域104和第一至第η导电层304Α至304F。第一接触件308Α(例如，铜、钨等)连接至掺杂区域104。第二接触件308Β连接至第一导电层304Α的暴露的顶面，第三接触件308C连接至第二导电层304Β的暴露的顶面，第四接触件308D连接至第三导电层304C的暴露的顶面，第(η-1)接触件308Ε连接至第(n-2)导电层304D的暴露的顶面，第η接触件308F连接至第(η-1)导电层304Ε的暴露的顶面，并且第(η+1)接触件308G连接至第η导电层304F。与一些现有技术方法相比，用于形成第η接触件308F和第(η+1)接触件308G的第η导电层304F的CMP工艺节省至少一个掩模。
[0055]双层多晶硅DTC结构100F、三层多晶硅DTC结构200F和多层多晶硅DTC结构300通常可以应用于多种IC应用中。图4Α示出了第一 3D IC结构400Α，其包括通过环氧化物406Α接合至电容器IC404A (包括多个DTC结构中的一个)的高压(HV)或电源IC402A，其中，HV或电源IC402A和电容器IC404A垂直堆叠在衬底408Α之上并且通过底部填充层410Α与衬底408Α分隔开。在一些实施例中，底部填充层410Α可以包括聚酰亚胺、聚醚酰亚胺、苯并环丁烯(BCB)、双马来酰亚胺三嗪(BT)、环氧化物或硅树脂中的一种或多种。多条引线接合(WB)结构412Α至422Α将接合至电容器IC404A的HV或电源IC402A以及电容器IC404A电连接至衬底408A以形成第一 3D IC结构400A，其中，衬底408A连接至多个焊料球424A。
[0056]图4B示出了第二 3D IC结构400B，其中，HV或电源IC402B和包括多个DTC结构中的一个的电容器IC404B位于相同的封装件422B内，封装件422B通过环氧化物406B接合至衬底408B。第一微型焊料球410B通过第一硅通孔(TSV) 414B将HV或电源IC402B连接至第一较大焊料球412B。同样地，第二微型焊料球416B通过第二 TSV420B将电容器IC404B连接至第二较大焊料球418B。在一些实施例中，第一较大焊料球412B和第二较大焊料球418B包括用于2.5D和3D应用的倒装芯片球栅格阵列(FCBGA)。
[0057]图4C示出了第三3D IC结构400C，其中，HV或电源IC402C分别通过多个第一接合焊盘406C和多个第二接合焊盘410C连接至包括多个DTC结构中的一个的电容器IC404C，第一接合焊盘406C和第二接合焊盘410C分别位于第一封装件408C和第二封装件412C内。HV或电源IC402C通过衬底414C电连接至包括用于2.5D和3D应用的FCBGA的多个焊料球416C。
[0058]图5不出了形成双层多晶娃电容器结构的方法500的一些实施例。虽然方法500和随后的方法600示出并描述为一系列步骤或事件，但是应该理解，这些步骤或事件的示例性顺序不应解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了在本文中描述的这些示出和/或描述的步骤或事件之外的其他步骤或事件同时发生。此外，实现在本文中描述的一个或多个方面或实施例可以不需要所有示例性的步骤。而且，可以以一个或多个单独的步骤和/或阶段实施本文中示出的一个或多个步骤。
[0059]在步骤502中，在凹槽的底部区域和侧壁上方以及衬底的表面上方沉积第一介电层，其中凹槽形成在衬底的局部区域内。在一些实施例中，第一介电层包括配置作为绝缘体的氮化物。
[0060]在步骤504中，在第一介电层上方沉积第一厚度的第一导电层，其中，第一厚度在衬底的表面、底部区域和侧壁上是基本均勻的。在一些实施例中，第一导电层包括多晶娃。
[0061]在步骤506中,在第一导电层上方沉积第二介电层。在一些实施例中,第二介电层包括配置作为绝缘体的氮化物。
[0062]在步骤508中，在第一介电层上方沉积第二导电层，其中，第二导电层填充未由第一导电层填充的凹槽的剩余部分，并且其中，第二厚度在表面上是基本均匀的。在一些实施例中，第二导电层包括多晶硅。
[0063]在步骤510中，通过CMP工艺或与CMP工艺一起使用的回蚀刻去除了第二导电层和第二介电层不在凹槽内的部分。
[0064]在步骤512中，通过图案化和蚀刻工艺去除了表面上的第一导电层和第一介电层不在凹槽的局部区域内的部分。
[0065]在步骤514中，将第一接触件形成至表面上方的第一导电层，将第二接触件形成至凹槽上方的第二导电层，并且将第三接触件形成至局部区域的衬底内。在一些实施例中，局部区域包括电容器结构附近内的η型掺杂区域。
[0066]图6不出了形成多层多晶娃电容器结构的方法600的一些实施例。
[0067]在步骤602中，在衬底内的形成的凹槽的底部区域和侧壁上方以及衬底的表面上方沉积均勻厚度的多层第一多晶娃层，其中，多层第一多晶娃层通过多层第一 ONO层彼此分隔开并且和衬底分隔开。
[0068]在步骤604中，在多层第一多晶硅层上方沉积第二多晶硅层，其中，第二多晶硅层填充未由多层第一多晶硅层填充的凹槽的剩余部分，并且其中，第二多晶硅层通过第二 ONO层与第一多晶娃层分隔开。
[0069]在步骤606中，使用第一 CMP、回蚀刻或者两者的组合去除第二多晶硅层和第二ONO层不在凹槽内的部分。
[0070]在步骤608中，使用多个第一图案化和蚀刻工艺去除表面上的多层第一多晶硅层的每层和第一 ONO层不在凹槽附近内的部分，从而暴露掺杂区域上方的多层第一多晶硅层的每层的顶面。
[0071]因此，应该理解，本发明的一些实施例涉及形成电容器结构的方法。该方法包括在形成在衬底内的凹槽的底部区域和侧壁上方以及衬底的表面上方沉积均匀厚度的多层第一多晶娃层。多层第一多晶娃层通过多层第一 ONO层彼此分隔开并且和衬底分隔开。该方法还包括在多层第一多晶娃层上方沉积第二多晶娃层。第二多晶娃层填充未由多层第一多晶硅层填充的凹槽的剩余部分，并且第二多晶硅层通过第二 ONO层与第一多晶硅层分隔开。使用CMP、回蚀刻或者两者的组合去除第二多晶硅层和第二 ONO层不在凹槽内的部分。以及，使用第一图案化和蚀刻工艺去除表面上的多层第一多晶硅层的每层和第一 ONO层不在凹槽附近的掺杂区域内的部分，从而暴露多层第一多晶硅层的每层的顶面以用于接触件形成。
[0072]在一些实施例中，公开了一种形成电容器结构的方法。该方法包括在形成在衬底内的凹槽的底部区域和侧壁上方以及衬底的表面上方沉积第一介电层，以及在第一介电层上方沉积第一厚度的第一导电层，其中，第一厚度在表面、底部区域和侧壁上是基本均勻的。该方法还包括在第一导电层上方沉积第二介电层，以及在第一介电层上方沉积第二导电层，其中，第二导电层填充未由第一导电层填充的凹槽的剩余部分，并且其中，第二厚度在表面上是基本均匀的。该方法还包括去除第二导电层和第二介电层不在凹槽内的部分，以及去除表面上的第一导电层和第一介电层不在凹槽的局部区域内的部分。将第一接触件形成至表面上方的第一导电层，将第二接触件形成至凹槽上方的第二导电层，并且将第三接触件形成至局部区域的衬底内。
[0073]在一些实施例中，公开了一种形成电容器结构的方法。该方法包括在形成在衬底内的凹槽的底部区域和侧壁上方以及衬底的表面上方沉积均匀厚度的多层第一多晶硅层，其中，多层第一多晶硅层通过多层第一氧化物/氮化物/氧化物层彼此分隔开并且和衬底分隔开。该方法还包括在多层第一多晶硅层上方沉积第二多晶硅层，其中，第二多晶硅层填充未由多层第一多晶硅层填充的凹槽的剩余部分，并且其中，第二多晶硅层通过第二氧化物/氮化物/氧化物层与第一多晶硅层分隔开。该方法还包括使用第一化学机械抛光、回蚀刻或者两者的组合去除第二多晶硅层和第二氧化物/氮化物/氧化物层不在凹槽内的部分。该方法还包括使用多层第一图案化和蚀刻工艺去除表面上的多层第一多晶硅层的每层和第一氧化物/氮化物/氧化物层不在凹槽附近内的部分，从而暴露掺杂区域上方的多层第一多晶硅层的每层的顶面。
[0074]在一些实施例中，公开了一种电容器结构。该电容器结构包括在形成在衬底内的凹槽的底部区域和侧壁上方以及衬底的表面上方设置的第一厚度的第一导电层，其中，第一导电层通过第一介电层与衬底绝缘，并且其中，第一厚度在表面、底部区域和侧壁上是基本均勻的。该电容器结构还包括设置在第一导电层上方并且通过第二介电层与第一导电层绝缘的第二导电层，其中，第二导电层填充未由第一导电层填充的凹槽的剩余部分并且以等于第一厚度的量在衬底之上延伸。在一些实施例中，该电容器结构还包括连接至凹槽上方的第一导电层的第一接触件、连接至衬底的表面上方的第二导电层的第二接触件，以及连接至电容器结构的局部区域内的衬底的第三接触件。
[0075]虽然已经关于某个方面或多个方面示出并描述了本发明，但是本领域一般技术人员在阅读并理解该说明书和附图之后，将想到等同改变和修改。尤其是考虑到由上述部件(组件、器件、电路等)实施的各个功能，除了另有说明，用于描述这些部件的术语(包括引用“意思是”)旨在对应于实施所描述部件的特定功能(即，功能等同)的任何部件，虽然与实施在此示出的本发明的示例性实施例中的功能的公开的结构不是结构等同的。此外，虽然可能仅关于本发明的一个或几个方面公开了本发明的特定部件，但是当对于任何给定或特定应用可能是需要和有利的时候，这些部件可以与其他方面的一个或多个其他部件结合。此外，在这个意义上，详细描述或权利要求中使用的术语“包括”、“包含”、“有”、“具有”、“带有”或其变化旨在以类似于术语“包括”的方式包括在内。
【权利要求】
1.一种形成电容器结构的方法，包括: 在衬底内形成的凹槽的底部区域和侧壁上方及衬底的表面上方沉积第一介电层； 在所述第一介电层上方沉积第一厚度的第一导电层，其中，所述第一厚度在所述表面、所述底部区域和所述侧壁上是基本均匀的； 在所述第一导电层上方沉积第二介电层； 在所述第一介电层上方沉积第二厚度的第二导电层，其中，所述第二导电层填充未由所述第一导电层填充的所述凹槽的剩余部分，并且其中，所述第二厚度在所述表面上是基本均匀的； 去除所述第二导电层和所述第二介电层不在所述凹槽内的部分； 去除所述表面上的所述第一导电层和所述第一介电层不在所述凹槽的局部区域内的部分；以及 将第一接触件形成至所述表面上方的所述第一导电层，将第二接触件形成至所述凹槽上方的所述第二导电层，并且将第三接触件形成至所述衬底的掺杂区域内的衬底。
2.根据权利要求1所述的方法，其中，利用化学机械抛光去除部分所述第二导电层和部分所述第二介电层。
3.根据权利要求2所述的方法，其中，结合所述化学机械抛光，利用所述第二导电层和所述第二介电层的回蚀刻以去除部分所述第二导电层和部分所述第二介电层。
4.根据权利要求1所述的方法，其中，利用图案化和蚀刻工艺以去除部分所述第一导电层和部分所述第一介电层。
5.根据权利要求1所述的方法，还包括将接触件形成至所述衬底的所述表面上方的所述第一导电层的暴露的顶面，将接触件形成至所述凹槽上方的所述第二导电层，以及将接触件形成至所述掺杂区域内的所述衬底。
6.—种电容器结构,包括: 均匀厚度的多层第一导电层，设置在凹槽的底部区域和侧壁上方及衬底的表面上方，其中，所述凹槽形成在所述衬底的掺杂区域内，所述多层第一导电层通过多层第一介电层彼此分隔开并且和所述衬底分隔开； 第二导电层，设置在所述多层第一导电层上方，其中，所述第二导电层填充未由所述多层第一导电层填充的所述凹槽的剩余部分，并且其中，所述第二导电层通过第二介电层与所述第一导电层分隔开； 多个第一接触件，其中，对于每层第一导电层，第一接触件连接至所述衬底的所述表面上方的所述第一导电层的暴露的顶面； 第二接触件，连接至所述凹槽上方的所述第二导电层；以及 第三接触件，连接至所述电容器结构的局部区域内的所述衬底。
7.根据权利要求6所述的电容器结构，其中，所述多层第一介电层或所述第二介电层包括氧化物/氮化物/氧化物。
8.根据权利要求6所述的电容器结构，其中，所述多层第一导电层或所述第二导电层包括多晶硅。
9.根据权利要求6所述的电容器结构，其中，所述衬底包括P型硅衬底。
10.一种电容器结构，包括: 第一厚度的第一导电层，设置在形成在所述衬底内的凹槽的底部区域和侧壁上方以及衬底的表面上方，其中，所述第一导电层通过第一介电层与所述衬底绝缘；以及 第二导电层，设置在所述第一导电层上方并且通过第二介电层与所述第一导电层绝缘，其中，所述第二导电层填充未由所述第一导电层填充的所述凹槽的剩余部分并且以基本等于所述第一厚度的量在所述衬底之上延伸。
【文档编号】H01L21/02GK104253019SQ201410268473
【公开日】2014年12月31日 申请日期:2014年6月16日 优先权日:2013年6月25日
【发明者】陈志明, 王嗣裕, 喻中一 申请人:台湾积体电路制造股份有限公司