复合芯片构件、电路组件及电子设备的制作方法

本发明涉及复合芯片构件及具备了所述复合芯片构件的电路组件及电子设备。

背景技术：

专利文献1公开了芯片电阻器，其对形成在绝缘基板上的电阻膜进行激光微调后形成了基于玻璃的覆盖涂层。

在先技术文献

专利文献

专利文献1：JP特开2001-76912号公报

技术实现要素：

发明要解决的技术问题

本发明的目的在于，提供一种可缩小相对于安装基板的接合面积(安装面积)且可实现装配作业的效率化的复合芯片构件。

本发明的其他目的在于，提供一种具备本发明的复合芯片构件的电路组件及具备了这种电路组件的电子设备。

用于解决技术问题的手段

本发明的复合芯片构件包括：多个芯片元件，在共用的基板上相互隔着间隔而配置多个芯片元件，多个芯片元件具有互不相同的功能；和一对电极，在各所述芯片元件中形成于所述基板的表面。

根据该结构，由于多个芯片元件被配置在共用的基板上，故与现有技术相比，能缩小相对于安装基板的接合面积(安装面积)。

再有，通过将复合芯片构件设为N串芯片(N为正整数)，从而与将仅搭载了一个元件的芯片构件(单个芯片)进行N次装配的情况相比，通过1次装配作业，就能安装具有相同的功能的芯片构件。进而，与单个芯片相比，可增大每一个芯片的面积，因此可以使芯片装配器的吸附动作稳定。

本发明的复合芯片构件优选还包括介于所述电极与所述基板之间的绝缘膜，所述绝缘膜形成为在所述基板的表面覆盖互相挨着的所述芯片元件的边界区域。

所述一对电极也可以分别配置在相互对置的所述基板的一个侧面侧及与其相反的侧面侧，各所述电极具有横跨所述基板的表面及侧面而形成为覆盖所述基板的边缘部的周缘部。

根据该结构，因为除了基板的表面以外还在侧面形成了电极，所以可扩大将复合芯片构件焊接到安装基板时的粘接面积。其结果，可以增加焊锡相对于电极的附着量，因此可以提高粘接强度。再有，因为焊锡从基板的表面向侧面流入着吸附，所以在安装状态下能从基板的表面及侧面双向保持芯片构件。因此，可以使芯片构件的安装形状稳定。

所述复合芯片构件是在共用的所述基板上具备一对所述芯片元件的成对芯片构件，所述电极的所述周缘部也可以形成为覆盖所述基板的四个角的边角部。

根据该结构，由于可对安装至安装基板后的成对芯片构件进行四点支承，故可以进一步使安装形状稳定。

本发明的复合芯片构件也可以还包括布线膜，在所述基板的表面与所述边缘部隔着间隔而形成该布线膜，且该布线膜电连接了所述电极。

根据该结构，因为布线膜独立于用于外部连接的电极，所以可以进行与形成在基板的表面上的元件图案相符的布线设计。

对于所述布线膜而言，也可以使被所述电极覆盖的与所述基板的所述边缘部相对置的部分选择性地露出着，除了露出的部分以外的部分被树脂膜选择性地覆盖着。

根据该结构，可以增加电极与布线膜的接合面积，因此可以减少接触电阻。

所述电极也可以形成为从所述树脂膜的表面突出。再有，所述电极也可以包括引出部，沿着所述树脂膜的表面朝向横向而引出该引出部，该引出部选择性地覆盖该表面。

所述电极也可以包括Ni层与Au层，所述Au层露出于最表面。

根据该结构，因为Ni层的表面被Au层覆盖，所以可防止Ni层被氧化。

所述电极也可以还包括介于所述Ni层与所述Au层之间的Pd层。

根据该结构，通过将Au层削薄，从而即便在Au层形成了贯通孔(pinhole：针孔)，由于介于Ni层与Au层之间的Pd层会堵塞该贯通孔，所以可防止Ni层从该贯通孔露出至外部而被氧化的现象。

所述多个芯片元件优选包括平面尺寸为0.4mm×0.2mm的0402尺寸的芯片元件，更优选包括平面尺寸为0.3mm×0.15mm的03015尺寸的芯片元件。

根据该结构，可进一步减小复合芯片构件的尺寸，因此可进一步缩小相对于安装基板的接合面积(安装面积)。

所述多个芯片元件也可以包括电阻器，该电阻器包括被连接在所述一对电极之间的电阻体。

该情况下，所述电阻器优选包括：多个所述电阻体；和设置在所述基板上且将所述多个电阻体分别以可切离的方式连接于所述电极的多个保险丝。

根据该结构，通过选择一个或多个保险丝并将其切断，从而能容易且迅速地应对多种电阻值。换言之，通过组合电阻值不同的多个电阻体，从而能通过共用的设计来实现各种各样电阻值的电阻器。

所述多个芯片元件也可以包括电容器，该电容器包括被连接在所述一对电极间的电容。

该情况下，优选所述电容器包括：构成所述电容的多个电容要素；和设置在所述基板上且将所述多个电容要素分别以可切离的方式连接于所述电极的多个保险丝。

根据该结构，通过选择一个或多个保险丝并将其切断，从而能容易且迅速地应对多种电容值。换言之，通过组合电容值不同的多个电阻体，从而能通过共用的设计来实现各种各样电容值的电容器。

本发明的电路组件包括：本发明的复合芯片构件；和在与所述基板的表面相对置的安装面上具有已被焊接到所述电极的连接盘的安装基板。

根据该结构，可提供一种具备能缩小相对于安装基板的接合面积(安装面积)且能实现装配作业的效率化的复合芯片构的电路组件。

本发明的电子设备是包括本发明的电路组件和收纳了所述电路组件的框体的电子设备。

根据该结构，可提供一种具备能缩小相对于安装基板的接合面积(安装面积)且能实现装配作业的效率化的复合芯片构的电子构件。

附图说明

图1A是用于说明本发明的一实施方式涉及的复合芯片的构成的示意性立体图。

图1B是所述复合芯片已被安装于安装基板的状态下的电路组件的示意性剖视图。

图1C是从所述复合芯片的背面侧看所述电路组件时的示意性俯视图。

图1D是从所述复合芯片的元件形成面侧看所述电路组件的示意性俯视图。

图1E是表示已将2个单个芯片安装到安装基板的状态的图。

图2是所述复合芯片的电阻器的俯视图，是表示第1连接电极、第2连接电极及元件的配置关系以及元件的俯视下的构成的图。

图3A是将图2所示的元件的一部分放大后描绘出的俯视图。

图3B是沿着为了说明元件中的电阻体的构成而描绘出的图3A的B-B的长度方向的纵剖视图。

图3C是沿着为了说明元件中的电阻体的构成而描绘出的图3A的C-C的宽度方向的纵剖视图。

图4是以电路记号及电路图示出了电阻体膜线及布线膜的电特征的图。

图5(a)是将图2的电阻器的俯视图的一部分放大后描绘出的包括保险丝的区域的部分放大俯视图，图5(b)是表示沿着图5(a)的B-B的剖面构造的图。

图6是所述电阻器的元件的一实施方式涉及的电路图。

图7是所述电阻器的元件的其他实施方式涉及的电路图。

图8是所述电阻器的元件的又一实施方式涉及的电路图。

图9是所述电阻器的示意性剖视图。

图10是所述复合芯片的电容器(condenser)的俯视图，是表示第1连接电极、第2连接电极及元件的配置关系以及元件的俯视时的构成的图。

图11是所述电容器的示意性剖视图，是表示沿着图10的XI-XI的剖面构造的图。

图12是将所述电容器的一部分构成分开来表示的分解立体图。

图13是表示所述电容器的内部的电构成的电路图。

图14A是表示所述复合芯片的制造方法的一部分的剖视图。

图14B是表示图14A的下一工序的剖视图。

图14C是表示图14B的下一工序的剖视图。

图14D是表示图14C的下一工序的剖视图。

图14E是表示图14D的下一工序的剖视图。

图14F是表示图14E的下一工序的剖视图。

图14G是表示图14F的下一工序的剖视图。

图14H是表示图14G的下一工序的剖视图。

图14I是表示图14H的下一工序的剖视图。

图15是在图14E的工序中为了形成槽而采用的抗蚀剂图案的一部分的示意性俯视图。

图16是用于说明第1连接电极及第2连接电极的制造工序的图。

图17A是表示图14I的工序后的复合芯片的回收工序的示意性剖视图。

图17B是表示图17A的下一工序的剖视图。

图17C是表示图17B的下一工序的剖视图。

图17D是表示图17C的下一工序的剖视图。

图18A是表示图14I的工序后的复合芯片的回收工序(变形例)的示意性剖视图。

图18B是表示图18A的下一工序的剖视图。

图18C是表示图18B的下一工序的剖视图。

图19是表示采用本发明的复合芯片构件的电子设备的一例、即智能手机的外观的立体图。

图20是表示收纳于智能手机的框体内部的电路组件的构成的图解式的俯视图。

图21A是用于说明第1参考例的一实施方式涉及的芯片电阻器的构成的示意性立体图。

图21B是所述芯片电阻器已被安装于安装基板的状态的电路组件的示意性剖视图。

图21C是从所述芯片电阻器的背面侧看所述电路组件时的示意性俯视图。

图21D是从所述芯片电阻器的元件形成面侧看所述电路组件时的示意性俯视图。

图21E是表示将2个单个芯片安装到安装基板的状态的图。

图22是所述芯片电阻器的一个电阻器的俯视图，是表示第1连接电极、第2连接电极及元件的配置关系以及元件的俯视时的构成的图。

图23A是将图22所示的元件的一部分放大后描绘出的俯视图。

图23B是沿着为了说明元件中的电阻体的构成而描绘出的图23A的B-B的长度方向的纵剖视图。

图23C是沿着为了说明元件中的电阻体的构成而描绘出的图23A的C-C的宽度方向的纵剖视图。

图24是以电路记号及电路图示出了电阻体膜线及布线膜的电特征的图。

图25(a)是将图22的电阻器的俯视图的一部分放大后描绘出的包括保险丝的区域的部分放大俯视图，图25(b)是表示沿着图25(a)的B-B的剖面构造的图。

图26是第1参考例的实施方式涉及的元件的电路图。

图27是第1参考例的其他实施方式涉及的元件的电路图。

图28是第1参考例的又一实施方式涉及的元件的电路图。

图29A是所述芯片电阻器的示意性剖视图，是表示沿着图21的A-A的剖面构造的图。

图29B是所述芯片电阻器的示意性剖视图，是表示沿着图21的B-B的剖面构造的图。

图30A是表示图29A、B的芯片电阻器的制造方法的剖视图，是表示与图29A相同的剖面构造的图。

图30B是表示图30A的下一工序的剖视图。

图30C是表示图30B的下一工序的剖视图。

图30D是表示图30C的下一工序的剖视图。

图30E是表示图30D的下一工序的剖视图。

图30F是表示图30E的下一工序的剖视图。

图30G是表示图30F的下一工序的剖视图。

图30H是表示图30G的下一工序的剖视图。

图30I是表示图30H的下一工序的剖视图。

图31是图30E的工序中为了形成槽而采用的抗蚀剂图案的一部分的示意性俯视图。

图32是用于说明第1连接电极及第2连接电极的制造工序的图。

图33A是表示图30I的工序后的芯片电阻器的回收工序的示意性剖视图。

图33B是表示图33A的下一工序的剖视图。

图33C是表示图33B的下一工序的剖视图。

图33D是表示图33C的下一工序的剖视图。

图34A是表示图30I的工序后的芯片电阻器的回收工序(变形例)的示意性剖视图。

图34B是表示图34A的下一工序的剖视图。

图34C是表示图34B的下一工序的剖视图。

图35是表示第1参考例的其他实施方式涉及的芯片电容器的一部分的俯视图。

图36是所述芯片电容器的示意性剖视图，是表示沿着图35的A-A的剖面构造的图。

图37是将所述芯片电容器的一部分构成分开来表示的分解立体图。

图38是表示电容器的内部的电结构的电路图。

图39是表示采用第1参考例的芯片构件的电子设备的一例、即智能手机的外观的立体图。

图40是表示已被收纳于智能手机的框体内部的电路组件的构成的图解式的俯视图。

图41A是用于说明第2参考例的一实施方式涉及的芯片电阻器的构成的示意性立体图。

图41B是将芯片电阻器安装到安装基板的状态下的电路组件沿着芯片电阻器的长边方向切断时的示意性剖视图。

图41C是从元件形成面侧看已被安装到安装基板的状态下的芯片电阻器的示意性俯视图。

图42是芯片电阻器的俯视图，是表示第1连接电极、第2连接电极及元件的配置关系以及元件的俯视时的构成的图。

图43A是将图42所示的元件的一部分放大后描绘出的俯视图。

图43B是沿着为了说明元件中的电阻体的构成而描绘出的图43A的B-B的长度方向的纵剖视图。

图43C是沿着为了说明元件中的电阻体的构成而描绘出的图43A的C-C的宽度方向的纵剖视图。

图44是以电路记号及电路图示出了电阻体膜线及布线膜的电特征的图。

图45(a)是将图2的芯片电阻器的俯视图的一部分放大后描绘出的包括保险丝的区域的部分放大俯视图，图45(b)是表示沿着图45(a)的B-B的剖面构造的图。

图46是第2参考例的实施方式涉及的元件的电路图。

图47是第2参考例的其他实施方式涉及的元件的电路图。

图48是第2参考例的又一实施方式涉及的元件的电路图。

图49是芯片电阻器的示意性剖视图。

图50A是表示图49的芯片电阻器的制造方法的剖视图。

图50B是表示图50A的下一工序的剖视图。

图50C是表示图50B的下一工序的剖视图。

图50D是表示图50C的下一工序的剖视图。

图50E是表示图50D的下一工序的剖视图。

图50F是表示图50E的下一工序的剖视图。

图50G是表示图50F的下一工序的剖视图。

图50H是表示图50G的下一工序的剖视图。

图50I是表示图50H的下一工序的剖视图。

图51是在图50E的工序中为了形成槽而采用的抗蚀剂图案的一部分的示意性俯视图。

图52是用于说明第1连接电极及第2连接电极的制造工序的图。

图53A是表示图50I的工序后的芯片电阻器的回收工序的示意性剖视图。

图53B是表示图53A的下一工序的剖视图。

图53C是表示图53B的下一工序的剖视图。

图53D是表示图53C的下一工序的剖视图。

图54A是表示图50I的工序后的芯片电阻器的回收工序(变形例)的示意性剖视图。

图54B是表示图54A的下一工序的剖视图。

图54C是表示图54B的下一工序的剖视图。

图55是第2参考例的其他实施方式涉及的芯片电容器的俯视图。

图56是从图55的切断面线A-A看到的剖视图。

图57是将所述芯片电容器的一部分构成分开来表示的分解立体图。

图58是表示所述芯片电容器的内部的电结构的电路图。

图59是表示采用第2参考例的芯片构件的电子设备的一例、即智能手机的外观的立体图。

图60是表示已被收纳于智能手机的框体内部的电路组件的构成的图解式的俯视图。

图61是第3参考例的一实施方式涉及的芯片型保险丝的示意性俯视图。

图62是图61的芯片型保险丝的A-A切断面、B-B切断面及C-C切断面中的剖视图。

图63是图61的芯片型保险丝的D-D切断面中的剖视图。

图64是用于说明图61的芯片型保险丝的制造工序的一部分的剖视图。

图65是表示图64的下一工序的图。

图66是表示图65的下一工序的图。

图67是表示图66的下一工序的图。

图68是表示图67的下一工序的图。

图69是表示图68的下一工序的图。

图70是表示图69的下一工序的图。

具体实施方式

以下，参照附图，详细说明本发明的实施方式。

图1A是用于说明本发明一实施方式涉及的复合芯片1的构成的示意性立体图。

如图1A所示，复合芯片1是在共用的基板2上搭载了作为本发明的芯片元件的一例的电阻器6及电容器101的成对芯片。电阻器6及电容器101相互相邻地被配置成相对于边界区域7而左右对称。

复合芯片1呈长方体形状。复合芯片1的平面形状是具有沿着电阻器6及电容器101的并排方向(以下称作基板2的横向)的边(横边82)、和与横边82正交的边(纵边81)的四边形。复合芯片1的平面尺寸例如通过长度L(纵边81的长度)＝约0.3mm、宽度W＝约0.15mm、即03015尺寸的电阻器6和电容器101的组合而成为0303尺寸。当然，复合芯片1的平面尺寸并不限于此，例如，也可以通过长度L＝约0.4mm、宽度W＝约0.2mm、即0402尺寸的元件的组合而成为0404尺寸。再有，优选复合芯片1的厚度T约为0.1mm，相互挨着的电阻器6与电容器101之间的边界区域7的宽度约为0.03mm。

在晶片上将多个复合芯片1形成格子状并在该晶片上形成槽之后，进行背面研磨(或者在槽处将该基板分割)而分离为各个复合芯片1，由此得到复合芯片1。

电阻器6及电容器101主要具备：构成复合芯片1的主体的基板2；成为外部连接电极的第1连接电极3及第2连接电极4；以及通过第1连接电极3及第2连接电极4而被外部连接的元件5。本实施方式中，第1连接电极3被形成为横跨电阻器6及电容器101，从而成为电阻器6及电容器101的共用电极。

基板2是大致长方体的芯片形状。基板2中，形成图1A中的上表面的一个表面是元件形成面2A。元件形成面2A是在基板2中形成元件5的表面，呈大致长方形形状。基板2中在厚度方向上与元件形成面2A相反的一侧的面是背面2B。元件形成面2A与背面2B几乎是相同尺寸且相同形状，并且相互平行。将元件形成面2A中的被一对纵边81及横边82划分开的四边形形状的边缘称为周缘部85，将背面2B中的被一对纵边81及横边82划分开的四边形形状的边缘称为周缘部90。从与元件形成面2A(背面2B)正交的法线方向观察时，周缘部85与周缘部90重叠(参照后述的图1C、D)。其中，基板2例如也可以是通过自背面2B侧开始的磨削或研磨而实现薄型化的基板。作为基板2的材料，既可以采用以硅基板为代表的半导体基板，也可以采用玻璃基板，还可以采用树脂薄膜。

作为元件形成面2A及背面2B以外的表面，基板2具有多个侧面(侧面2C、侧面2D、侧面2E及侧面2F)。该多个侧面2C～2F分别与元件形成面2A及背面2B交叉(详细而言是正交)地延伸，将元件形成面2A及背面2B之间连接在一起。

侧面2C被架设在元件形成面2A及背面2B中的与基板2的横向正交的纵向(以下，称作基板2的纵向)的一侧(图1A中的左跟前侧)的横边82之间，侧面2D被架设在元件形成面2A及背面2B中的基板2的纵向的另一侧(图1A中的右里侧)的横边82之间。侧面2C及侧面2D是该纵向中的基板2的两端面。

侧面2E被架设在元件形成面2A及背面2B中的基板2的横向一侧(图1A中的左里侧)的纵边81之间，侧面2F被架设在元件形成面2A及背面2B中的基板2的横向另一侧(图1A中的右跟前侧)的纵边81之间。侧面2E及侧面2F是该横向上的基板2的两端面。

侧面2C及侧面2D分别与侧面2E及侧面2F各自交叉(详细而言是正交)。因此，元件形成面2A～侧面2F中相邻的面彼此形成直角。

基板2中，元件形成面2A及侧面2C～2F各自的整个区域被钝化膜23覆盖。因此，严格来讲，在图1A中元件形成面2A及侧面2C～2F各自的整个区域位于钝化膜23的内侧(里侧)，但并未露出于外部。再有，复合芯片1具有树脂膜24。

树脂膜24覆盖元件形成面2A上的钝化膜23的整个区域(周缘部85及其内侧区域)。关于钝化膜23及树脂膜24，以后详说。

第1连接电极3及第2连接电极4具有横跨元件形成面2A及侧面2C～2F而形成的周缘部86、87，以便在基板2的元件形成面2A上覆盖周缘部85。本实施方式中，周缘部86、87形成为覆盖基板2的侧面2C～2F彼此相交的各拐角部11。再有，基板2成为各拐角部11在俯视时被倒角的圆角形状。由此，成为可抑制复合芯片1的制造工序或安装时的碎屑的构造。

例如，分别按照Ni(镍)、Pd(钯)及Au(金)的顺序在元件形成面2A上层叠这些成分而构成第1连接电极3及第2连接电极4。

第1连接电极3具有形成俯视时的4个边的1对长边3A及短边3B。长边3A与短边3B在俯视时正交。第2连接电极4具有形成俯视时的4个边的1对长边4A及短边4B。长边4A与短边4B在俯视时正交。长边3A及长边4A与基板2的横边82平行地延伸，短边3B及短边4B与基板2的纵边81平行地延伸。再有，复合芯片1在基板2的背面2B并不具备电极。

图1B是将复合芯片1安装到安装基板9的状态下的电路组件100的示意性剖视图。图1C是从复合芯片1的背面2B侧看电路组件100时的示意性俯视图。图1D是从复合芯片1的元件形成面2A侧看电路组件100时的示意性俯视图。其中，在图1B～图1D中仅表示了主要部分。

如图1B～图1D所示，复合芯片1被安装于安装基板9。该状态下的复合芯片1及安装基板9构成电路组件100。

如图1B所示，安装基板9的上表面是安装面9A。在安装面9A中，划分出复合芯片1用的安装区域89。如图1C及图1D所示，安装区域89在本实施方式中在俯视下形成为正方形形状，包括配置有连接盘88的连接盘区域92、和包围连接盘区域92的焊料抗蚀剂区域93。

例如，在复合芯片1是各具备一个03015尺寸的电阻器6及电容器101的成对芯片的情况下，连接盘区域92为具有410μm×410μm的平面尺寸的四边形(正方形)状。也就是说，连接盘区域92的一边的长度L1＝410μm。另一方面，焊料抗蚀剂区域93例如形成为宽度L2为25μm的四方环状，以便对该连接盘区域92进行镶边。

在连接盘区域92的四个角各配置一个连接盘88，共计配置有4个。本实施方式中，各连接盘88设置在自划分连接盘区域92的各个边空出了一定间隔的位置处。例如，从连接盘区域92的各边到各连接盘88的间隔为25μm。再有，互相挨着的连接盘88之间设置有80μm的间隔。各连接盘88例如由Cu构成，且与安装基板9的内部电路(未图示)连接。如图1B所示，在各连接盘88的表面设置成焊锡13从该表面突出。

在将复合芯片1安装于安装基板9的情况下，如图1B所示，从将自动安装机(未图示)的吸附喷嘴91吸附于复合芯片1的背面2B起开始移动吸附喷嘴91，由此搬运复合芯片1。此时，吸附喷嘴91吸附在背面2B中的基板2的纵向大致中央部分。如前所述，第1连接电极3及第2连接电极4仅设置在复合芯片1的一个面(元件形成面2A)及侧面2C～2F中的元件形成面2A侧的端部，因此在复合芯片1中背面2B成为没有电极(凹凸)的平坦面。由此，在将吸附喷嘴91吸附于复合芯片1并使之移动的情况下，可以使吸附喷嘴91吸附于平坦的背面2B。换言之，若是平坦的背面2B，那么可以增加吸附喷嘴91可吸附的部分的富余。由此，使吸附喷嘴91可靠地吸附于复合芯片1，在途中复合芯片1不会从吸附喷嘴91脱落，从而能够可靠地搬运。

再有，由于复合芯片1是具备一对电阻器6及电容器101的成对芯片，故与将仅搭载了一个电阻器或电容器的单个芯片装配2次的情况相比，通过1次装配作业就能安装具有相同的功能的芯片构件。再有，与单个芯片相比，可将每个芯片的背面面积增大与2个电阻器或电容器相应的量以上，因此可以使吸附喷嘴91的吸附动作稳定。

并且，使吸附了复合芯片1的吸附喷嘴91移动到安装基板9。此时，复合芯片1的元件形成面2A与安装基板9的安装面9A相互对置。该状态下，使吸附喷嘴91移动并向安装基板9按压，在复合芯片1中，使第1连接电极3及第2连接电极4与各连接盘88的焊锡13接触。

接着，若加热焊锡13，则焊锡13熔化。然后，若焊锡13被冷却而凝固，则第1连接电极3及第2连接电极4与连接盘88经由焊锡13而被接合。也就是说，各连接盘88在第1连接电极3及第2连接电极4中被焊接到对应的电极。由此，复合芯片1向安装基板9的安装(倒装连接)结束，电路组件100完成。

在完成状态下的电路组件100中，复合芯片1的元件形成面2A和安装基板9的安装面9A隔着间隙对置且平行地延伸。该间隙的尺寸相当于第1连接电极3或第2连接电极4中从元件形成面2A突出的部分的厚度和焊锡13的厚度的合计。

在该电路组件100中，第1连接电极3及第2连接电极4的周缘部86、87横跨基板2的元件形成面2A及侧面2C～2F(图1B中仅图示了侧面2C、2D)而形成。因此，可扩大将复合芯片1焊接到安装基板9时的粘接面积。结果，因为可以增加焊锡13相对于第1连接电极3及第2连接电极4的附着量，所以可以提高粘接强度。

再有，在安装状态下，至少可从基板2的元件形成面2A及侧面2C～2F的两个方向保持芯片构件。因此，可以使芯片构件1的安装形状稳定。并且，由于可通过4个连接盘88对安装到安装基板9后的芯片构件1进行四点支承，故可以进一步稳定安装形状。

还有，复合芯片1是具备一对03015尺寸的电阻器6及电容器101的成对芯片。因此，与现有技术相比可大幅地缩小复合芯片1用的安装区域89的面积。

例如，在本实施方式中，参照图1C，安装区域89的面积为L3×L3＝(L2+L1+L2)×(L2+L1+L2)＝(25+410+25)×(25+410+25)＝211600μm²即可。

另一方面，如图1E所示，在将2个现有技术可制作的最小尺寸、即0402尺寸的单个芯片300安装于安装基板9的安装面9A的情况下，需要319000μm²的安装区域301。因此，若对本实施方式的安装区域89和现有技术的安装区域301的面积进行比较，则可知在本实施方式的构成中安装面积可缩小约34％。

另外，基于配置有连接盘304的各单个芯片300的安装区域302的横宽L4＝250μm、相邻的安装区域302的间隔L5＝30μm、构成安装区域301的外周的焊料抗蚀剂区域303的宽度L6＝25μm、及安装区域302的长度L7＝500μm，图1E的安装区域301的面积计算成(L6+L4+L5+L4+L6)×(L6+L7+L6)＝(25+250+30+250+25)×(25+500+25)＝319000μm²。

接着，参照图2～图9，更详细地说明电阻器6的构成之后，参照图10～图13更详细地说明电容器101的构成。

图2是复合芯片1的电阻器6的俯视图，是表示第1连接电极3、第2连接电极4及元件5的配置关系以及元件5的俯视时的构成(布局图案)的图。

参照图2，元件5是电路元件，形成在基板2的元件形成面2A中的第1连接电极3与第2连接电极4之间的区域，从上开始由钝化膜23及树脂膜24进行覆盖。电阻器6中，元件5是电阻。

电阻器6的元件5(电阻)成为在元件形成面2A上将具有相等的电阻值的多个(单位)电阻体R排列成矩阵状的电阻电路网。具体是，元件5具有由沿着行方向(基板2的纵向)排列的8个电阻体R和沿着列方向(基板2的横向)排列的44个电阻体R构成的共计352个电阻体R。这些电阻体R是构成元件5的电阻电路网的多个元件要素。

按1个～64个的规定个数将这些多个电阻体R集中电连接，由此形成多种电阻电路。用导体膜D(由导体形成的布线膜)将所形成的多种电阻电路连接成规定的形态。进而，在基板2的元件形成面2A，为了相对于元件5以电方式组装电阻电路、或从元件5电分离电阻电路，设置有能够切断(熔断)的多个保险丝F。

多个保险丝F及导体膜D沿着第1连接电极3的内侧边被排列成配置区域呈直线状。更具体的是，多个保险丝F及导体膜D被配置成相邻，排列方向呈直线状。多个保险丝F将多种电阻电路(每个电阻电路的多个电阻体R)以能够分别切断(可切离)的方式连接到第1连接电极3。

图3A是将图2所示的元件5的一部分放大后描绘出的俯视图。图3B是沿着为了说明元件5中的电阻体R的构成而描绘出的图3A的B-B的长度方向的纵剖视图。图3C是沿着为了说明元件5中的电阻体R的构成而描绘出的图3A的C-C的宽度方向的纵剖视图。

参照图3A、图3B及图3C，对电阻体R的构成进行说明。

复合芯片1的电阻器6除前述的布线膜22、钝化膜23及树脂膜24以外，还具备绝缘膜20和电阻体膜21(参照图3B及图3C)。绝缘膜20、电阻体膜21、布线膜22、钝化膜23及树脂膜24形成在基板2(元件形成面2A)上。

绝缘膜20由SiO2(氧化硅)构成。绝缘膜20覆盖包括电阻器6与电容器101的边界区域7(参照图1A)的基板2的元件形成面2A的整个区域。绝缘膜20的厚度约为

电阻体膜21形成在绝缘膜20上。电阻体膜21由TiN、TiON或TiSiON形成。电阻体膜21的厚度约为电阻体膜21构成在第1连接电极3与第2连接电极4之间平行地以直线状延伸的多条电阻体膜(以下称作“电阻体膜线21A”)，电阻体膜线21A有时会在行方向上在规定位置处被切断(参照图3A)。

布线膜22层叠在电阻体膜线21A上。布线膜22由Al(铝)或铝与Cu(铜)的合金(AlCu合金)构成。布线膜22的厚度约为布线膜22沿行方向隔着一定间隔R地被层叠在电阻体膜线21A上，且与电阻体膜线21A相接。

若用电路记号来表示该构成的电阻体膜线21A及布线膜22的电特征，则如图4所示。即，如图4(a)所示，规定间隔R的区域的电阻体膜线21A部分分别形成具有一定的电阻值r的1个电阻体R。

并且，在层叠有布线膜22的区域，布线膜22将相邻的电阻体R彼此电连接，由此电阻体膜线21A因该布线膜22而被短路。由此，形成由图4(b)所示的电阻r的电阻体R的串联连接构成的电阻电路。

再有，相邻的电阻体膜线21A彼此通过电阻体膜21及布线膜22而被连接，因此图3A所示的元件5的电阻电路网构成图4(c)所示的(由前述的电阻体R的单位电阻构成)电阻电路。这样，电阻体膜21及布线膜22构成电阻体R或电阻电路(也就是说元件5)。并且，各电阻体R包括电阻体膜线21A(电阻体膜21)、及沿行方向隔着一定间隔而层叠在电阻体膜线21A上的多个布线膜22，未层叠布线膜22的一定间隔R部分的电阻体膜线21A构成1个电阻体R。构成电阻体R的部分中的电阻体膜线21A的形状及大小全部相等。由此，在基板2上排列为矩阵状的多个电阻体R具有相等的电阻值。

再有，层叠在电阻体膜线21A上的布线膜22形成电阻体R，并且也起到用于连接多个电阻体R来构成电阻电路的导体膜D的作用(参照图2)。

图5(a)是将图2所示的电阻器6的俯视图的一部分放大而描绘出的包括保险丝F的区域的部分放大俯视图，图5(b)是表示沿着图5(a)的B-B的剖面构造的图。

如图5(a)及(b)所示，前述的保险丝F及导体膜D也由层叠在形成电阻体R的电阻体膜21上的布线膜22形成。即，在与层叠在形成电阻体R的电阻体膜线21A上的布线膜22相同的层，通过与布线膜22相同的金属材料、即Al或AlCu合金，形成有保险丝F及导体膜D。其中，布线膜22如前所述那样为了形成电阻电路，也被用作对多个电阻体R进行电连接的导体膜D。

也就是说，在层叠于电阻体膜21上的同一层中，作为布线膜22，采用同一金属材料(Al或AlCu合金)来形成用于形成电阻体R的布线膜、保险丝F、导体膜D、以及用于将元件5连接至第1连接电极3及第2连接电极4的布线膜。其中，使保险丝F与布线膜22不同(区别)的原因在于：保险丝F形成得细到容易切断、以及配置成在保险丝F的周围不存在其他电路要素。

在此，在布线膜22中，将配置有保险丝F的区域称为镶边对象区域X(参照图2及图5(a))。镶边对象区域X是沿着第1连接电极3的内侧边的直线状区域，在镶边对象区域X内不仅配置有保险丝F，还配置有导体膜D。再有，在镶边对象区域X的布线膜22的下方也形成有电阻体膜21(参照图5(b))。并且，保险丝F在布线膜22中是布线间距离比镶边对象区域X以外的部分大(远离了周围)的布线。

另外，保险丝F不仅仅指布线膜22的一部分，还可以指电阻体R(电阻体膜21)的一部分和电阻体膜21上的布线膜22的一部分的集合(保险丝元件)。

还有，关于保险丝F，虽然仅对采用与导体膜D同一层的情况进行了说明，但在导体膜D中，也可以在其上层叠另一导体膜，以降低导体膜D整体的电阻值。另外，即便在该情况下，只要不将导体膜层叠于保险丝F之上，保险丝F的熔断性就不会变差。

图6是电阻器6的元件5的一实施方式涉及的电路图。

参照图6，元件5通过自第1连接电极3起按照基准电阻电路R8、电阻电路R64、2个电阻电路R32、电阻电路R16、电阻电路R8、电阻电路R4、电阻电路R2、电阻电路R1、电阻电路R/2、电阻电路R/4、电阻电路R/8、电阻电路R/16、电阻电路R/32的顺序将这些串联连接而构成。

基准电阻电路R8及电阻电路R64～R2分别通过将与自身的后缀的数(R64的情况下为“64”)相同数的电阻体R串联连接而构成。电阻电路R1由1个电阻体R构成。电阻电路R/2～R/32分别通过将与自身的后缀的数(R/32的情况下为“32”)相同数的电阻体R并联连接而构成。关于电阻电路的后缀的数的含义，在后述的图7及图8中也是相同的。

并且，相对于基准电阻电路R8以外的电阻电路R64～电阻电路R/32分别各并联连接1个保险丝F。保险丝F彼此直接或经由导体膜D(参照图5(a))而被串联连接。

如图6所示，在全部保险丝F都未被熔断的状态下，元件5构成由设置在第1连接电极3与2连接电极4之间的8个电阻体R的串联连接构成的基准电阻电路R8的电阻电路。例如，若将1个电阻体R的电阻值r设为r＝8Ω，则由8r＝64Ω的电阻电路(基准电阻电路R8)构成连接了第1连接电极3及第2连接电极4的电阻器6。

再有，在全部保险丝F都未被熔断的状态下，基准电阻电路R8以外的多种电阻电路成为被短路的状态。也就是说，基准电阻电路R8虽然串联连接了12种13个电阻电路R64～R/32，但各电阻电路分别通过与其并联连接的保险丝F而被短路，因此在电特性上，各电阻电路并未被组合到元件5。

在本实施方式涉及的电阻器6中，根据所要求的电阻值，选择性地例如用激光来将保险丝F熔断。由此，并联连接的保险丝F已被熔断的电阻电路被组合到元件5中。由此，可以将元件5整体的电阻值设为串联连接与被熔断的保险丝F相对应的电阻电路而被组合到其中的电阻值。

尤其是，多种电阻电路具备：具有相等的电阻值的电阻体R按照电阻体R的个数如1个、2个、4个、8个、16个、32个...这样公比为2的等比数列增加的方式连接而成的多种串联电阻电路；以及，相等的电阻值的电阻体R按照电阻体R的个数如2个、4个、8个、16个...这样公比为2的等比数列增加的方式连接而成的多种并联电阻电路。因此，通过将保险丝F(也包括前述的保险丝元件)选择性地熔断，从而可以将元件5(电阻)整体的电阻值细致且数字地调整成任意的电阻值，在各电阻器6中产生期望值的电阻。

图7是电阻器6的元件5的其他实施方式涉及的电路图。

取代如图6所示将基准电阻电路R8及电阻电路R64～电阻电路R/32串联连接来构成元件5的方式，也可以如图7所示那样构成元件5。详细而言，也可以在第1连接电极3及第2连接电极4之间通过基准电阻电路R/16与12种电阻电路R/16、R/8、R/4、R/2、R1、R2、R4、R8、R16、R32、R64、R128的并联连接电路之间的串联连接电路来构成元件5。

该情况下，在基准电阻电路R/16以外的12种电阻电路上分别串联连接了保险丝F。在全部保险丝F都未被熔断的状态下，在电特性上，各电阻电路被组合到元件5。根据所要求的电阻值，若将保险丝F选择性地、例如用激光熔断，则与被熔断的保险丝F对应的电阻电路(串联连接了保险丝F的电阻电路)从元件5被电分离，因此可调整各电阻器6整体的电阻值。

图8是电阻器6的元件5的又一实施方式涉及的电路图。

图8所示的元件5的特征在于，是多种电阻电路的串联连接和多种电阻电路的并联连接被串联地连接的电路结构。在被串联连接的多种电阻电路中，与之前的实施方式相同，在每个电阻电路上并联地连接有保险丝F，已串联连接的多种电阻电路通过全部保险丝F而成为短路状态。因此，若将保险丝F熔断，则在电特性上，因该被熔断的保险丝F而处于短路状态的电阻电路会被组合到元件5中。

另一方面，在被并联连接的多种电阻电路上分别串联地连接有保险丝F。因此，通过将保险丝F熔断，从而在电特性上，可以从电阻电路的并联连接中切离原来与被熔断的保险丝F串联连接着的电阻电路。

若采用该构成，那么例如，若在并联连接侧制作1kΩ以下的小电阻，而在串联连接侧制作1kΩ以上的电阻电路，则可以采用由相等的基本设计构成的电阻的电路网来制作数Ω的小电阻到数MΩ的大电阻这样的宽范围的电阻电路。也就是说，在各电阻器6中，通过选择一个或多个保险丝F并将其切断，从而可容易且迅速地对应于多种电阻值。换言之，通过组合电阻值不同的多个电阻体R，从而可利用共用的设计来实现各种电阻值的电阻器6。

如上所述，在该复合芯片1中，在镶边对象区域X内，能变更多个电阻体R(电阻电路)的连接状态。

图9是电阻器6的示意性剖视图。

接着，参照图9，更详细地说明电阻器6。其中，为了便于说明，在图9中简化表示了前述的元件5，并且对基板2以外的各要素施以阴影。

在此，对前述的绝缘膜20、钝化膜23及树脂膜24进行说明。

如前所述，绝缘膜20覆盖基板2的元件形成面2A的整个区域。

钝化膜23例如由SiN(氮化硅)构成，其厚度为(在此约为)。遍及元件形成面2A及侧面2C～2F各自的几乎整个区域而设置钝化膜23。如图9所示，元件形成面2A上的钝化膜23从表面(图9的上侧)覆盖电阻体膜21及电阻体膜21上的各布线膜22(也就是元件5)，覆盖元件5中的各电阻体R的上表面。因此，钝化膜23也覆盖前述的镶边对象区域X中的布线膜22(参照图5(b))。再有，钝化膜23与元件5(布线膜22及电阻体膜21)相接，在电阻体膜21以外的区域内还与绝缘膜20相接。还有，钝化膜23也覆盖边界区域7。由此，元件形成面2A上的钝化膜23覆盖元件形成面2A的整个区域，作为保护元件5及绝缘膜20的保护膜而发挥功能。再有，在元件形成面2A上，通过钝化膜23能防止电阻体R间的布线膜22以外的短路(相邻的电阻体膜线21A间的短路)。

另一方面，分别设置于侧面2C～2F上的钝化膜23介于第1连接电极3及第2连接电极4的侧面部分与基板2的侧面2C～2F之间，作为分别保护侧面2C～2F的保护层而发挥功能。由此，在不想使第1连接电极3及第2连接电极4与基板2短路的情况下，可以应对该要求。另外，由于钝化膜23是极薄的膜，故在本实施方式中，将分别覆盖侧面2C～2F的钝化膜23视为基板2的一部分。因此，将分别覆盖侧面2C～2F的钝化膜23视为侧面2C～2F本身。

树脂膜24与钝化膜23一起保护复合芯片1的元件形成面2A，由聚酰亚胺等树脂构成。树脂膜24的厚度约为5μm。

如图9所示，树脂膜24覆盖元件形成面2A上的钝化膜23的表面(也包括被钝化膜23覆盖的电阻体膜21及布线膜22以及边界区域7)的整个区域。

在树脂膜24上各形成1个使电阻器6中与布线膜22中的第1连接电极3及第2连接电极4的侧面部分相对置的周缘部露出的缺口部25。各缺口部25在各自的厚度方向上连续地贯通树脂膜24及钝化膜23。因此，缺口部25不但形成于树脂膜24中，还形成于钝化膜23中。由此，对于各布线膜22而言，通过树脂膜24选择性地覆盖靠近元件5的内侧的周缘部以及与电容器101对置的周缘部，此外沿着基板2的周缘部85的周缘部经由缺口部25而选择性地露出。在布线膜22中从各缺口部25露出来的表面成为外部连接用的焊盘区域22A。

再有，在元件形成面2A中从基板2的周缘部85向内方相隔规定间隔(例如，3μm～6μm)而配置从缺口部25露出的布线膜22。再有，在缺口部25的侧面整体地形成绝缘膜26。

电阻器6中，2个缺口部25之中的一个缺口部25被第1连接电极3完全埋入，另一缺口部25被第2连接电极4完全埋入。该第1连接电极3及第2连接电极4如前所述那样具有覆盖元件形成面2A以外还覆盖侧面2C～2F的周缘部86、87。再有，第1连接电极3及第2连接电极4具有形成为从树脂膜24突出并且沿着树脂膜24的表面而被引出基板2的元件5侧及边界区域7侧的引出部27。

在此，第1连接电极3及第2连接电极4分别从元件形成面2A侧及侧面2C～2F侧起按照Ni层33、Pd层34及Au层35的顺序具有这些层。即，第1连接电极3及第2连接电极4分别不仅在元件形成面2A上的区域中具有由Ni层33、Pd层34及Au层35构成的层叠构造，在侧面2C～2F上的区域中也具有该层叠构造。因此，第1连接电极3及第2连接电极4分别在Ni层33与Au层35之间夹装了Pd层34。在第1连接电极3及第2连接电极4的各自中，Ni层33占据各连接电极的大部分，Pd层34及Au层35与Ni层33相比形成得非常薄。Ni层33在将复合芯片1安装至安装基板9时(参照图1B～图1D)，具有对各缺口部25的焊盘区域22A中的布线膜22的Al和前述的焊锡13进行中继的作用。

这样，在第1连接电极3及第2连接电极4中，因为Ni层33的表面被Au层35覆盖，所以可防止Ni层33的氧化。再有，在第1连接电极3及第2连接电极4中，通过将Au层35设置得很薄，从而即便贯通孔(针孔(pinhole))形成在Au层35中，由于夹装在Ni层33与Au层35之间的Pd层34会堵塞该贯通孔，因此可防止Ni层33从该贯通孔露出至外部而被氧化的情况。

并且，在第1连接电极3及第2连接电极4的各自中，Au层35露出到最表面。第1连接电极3经由一个缺口部25，在该缺口部25中的焊盘区域22A内与布线膜22电连接。第2连接电极4经由另一缺口部25，在该缺口部25中的焊盘区域22A内与布线膜22电连接。在第1连接电极3及第2连接电极4的每一个中，Ni层33与焊盘区域22A连接。由此，第1连接电极3及第2连接电极4分别与元件5电连接。在此，布线膜22形成分别被连接到电阻体R的集合、第1连接电极3及第2连接电极4的布线。

这样，形成了缺口部25的树脂膜24及钝化膜23在使第1连接电极3及第2连接电极4从缺口部25露出的状态下覆盖元件形成面2A。因此，在树脂膜24的表面，经由从缺口部25伸出(突出)的第1连接电极3及第2连接电极4，可达成复合芯片1与安装基板9之间的电连接(参照图1B～图1D)。

图10是复合芯片1的电容器101的俯视图，是表示第1连接电极3、第2连接电极4及元件5的配置关系以及元件5的俯视时的构成的图。图11是电容器101的示意性剖视图，是表示沿着图10的XI-XI的剖面构造的图。图12是将电容器101的一部分构成分开来表示的分解立体图。因此，在所描述的电容器101中，针对在前述的电阻器6中已说明过的部分所对应的部分赋予同一参照符号，并省略关于该部分的详细的说明。

电容器101具备基板2、配置在基板2上(基板2的元件形成面2A侧)的第1连接电极3、以及同样配置在基板2上的第2连接电极4。

在电容器101中，与电阻器6相同，第1连接电极3及第2连接电极4具有横跨元件形成面2A及侧面2C～2F而形成的周缘部86、87，以便在基板2的元件形成面2A上覆盖周缘部85。

在基板2的元件形成面2A上，在第1连接电极3及第2连接电极4间的电容配置区域105内，形成有多个电容要素C1～C9。多个电容要素C1～C9是构成电容器101的元件5(在此为电容元件)的多个元件要素，被连接在第1连接电极3及第2连接电极4之间。详细而言，多个电容要素C1～C9经由多个保险丝单元107(相当于前述的保险丝F)而被电连接成：相对于第2连接电极4可分别切离。

如图11及图12所示，在基板2的元件形成面2A形成有绝缘膜20，在绝缘膜20的表面形成有下部电极膜111。下部电极膜111遍及电容配置区域105的几乎整个区域。进而，下部电极膜111形成为一直延伸到第1连接电极3的正下方的区域。

更具体的是，下部电极膜111具有：在电容配置区域105中作为电容要素C1～C9共用的下部电极而发挥功能的电容电极区域111A；和配置于第2连接电极4的正下方且用于引出外部电极的焊盘区域111B。电容电极区域111A位于电容配置区域105，焊盘区域111B位于第2连接电极4的正下方，且与第2连接电极4接触。

电容配置区域105中，以覆盖下部电极膜111(电容电极区域111A)并相接的方式形成有电容膜(电介质膜)112。电容膜112遍及电容电极区域111A(电容配置区域105)的整个区域而形成。电容膜112在本实施方式中还覆盖电容配置区域105外的绝缘膜20。

在电容膜112之上形成有上部电极膜113。在图10中，为了明确表示，将上部电极膜113着色来表示。上部电极膜113具有：位于电容配置区域105的电容电极区域113A；位于第1连接电极3的正下方并与第1连接电极3接触的焊盘区域113B；以及配置在电容电极区域113A与焊盘区域113B之间的保险丝区域113C。

在电容电极区域113A中，上部电极膜113被分割(分离)成多个电极膜部分(上部电极膜部分)131～139。在本实施方式中，各电极膜部分131～139均形成为四边形形状，从保险丝区域113C朝向第2连接电极4以带状延伸。多个电极膜部分131～139以多种对置面积夹着电容膜112(与电容膜112相接)而与下部电极膜111对置。更具体的是，电极膜部分131～139的下部电极膜111所对应的对置面积可以定为1∶2∶4∶8∶16∶32∶64∶128∶128。即，多个电极膜部分131～139包括对置面积不同的多个电极膜部分，更详细的是，包括多个电极膜部分131～138(或131～137，139)，这些电极膜部分具有设定成形成公比为2的等比数列的对置面积。由此，由各电极膜部分131～139和夹着电容膜112而对置的下部电极膜111分别构成的多个电容要素C1～C9包括具有互不相同的电容值的多个电容要素。

在电极膜部分131～139的对置面积之比如前述那样的情况下，电容要素C1～C9的电容值之比与该对置面积之比相等，是1∶2∶4∶8∶16∶32∶64∶128∶128。即，多个电容要素C1～C9包括电容值被设定成形成公比为2的等比数列的多个电容要素C1～C8(或C1～C7，C9)。

在本实施方式中，电极膜部分131～135形成为宽度相等且将长度之比设定为1∶2∶4∶8∶16的带状。再有，电极膜部分135、136、137、138、139形成为长度相等且将宽度之比设定为1∶2∶4∶8∶8的带状。电极膜部分135～139遍及从电容配置区域105的第1连接电极3侧的端缘到第2连接电极4侧的端缘为止的范围而延伸着形成，电极膜部分131～134形成得比电极膜部分135～139短。

焊盘区域113B具有几乎为四边形的平面形状。如图11所示，焊盘区域113B中的上部电极膜113与第1连接电极3相接。

在基板2上沿着焊盘区域113B的一条长边(相对于基板2的周缘成为内方侧的长边)而配置保险丝区域113C。保险丝区域113C包括沿着焊盘区域113B的所述一条长边排列的多个保险丝单元107。

保险丝单元107由与上部电极膜113的焊盘区域113B相同的材料一体地形成。多个电极膜部分131～139与1个或多个保险丝单元107一体地形成，经由这些保险丝单元107而与焊盘区域113B连接，经由该焊盘区域113B而与第1连接电极3电连接。

如图10所示，面积比较小的电极膜部分131～136通过一个保险丝单元107而被连接至焊盘区域113B，面积比较大的电极膜部分137～139经由多个保险丝单元107而被连接至焊盘区域113B。无需采用全部的保险丝单元107，在本实施方式中一部分保险丝单元107未被使用。

保险丝单元107包括：用于与焊盘区域113B进行连接的第1宽幅部107A、用于与电极膜部分131～139进行连接的第2宽幅部107B、以及将第1及第2宽幅部107A、107B之间连接的窄幅部107C。窄幅部107C构成为能够被激光切断(熔断)。由此，可以通过保险丝单元107的切断，从第1及第2连接电极3、4电切离电极膜部分131～139中不需要的电极膜部分。

在图10及图12中虽然省略了图示，但如图11所示，包括上部电极膜113的表面在内的电容器101的表面被前述的钝化膜23覆盖着。钝化膜23例如由氮化膜构成，形成为不仅覆盖电容器101的上表面，还延伸到基板2的侧面2C～2F而覆盖侧面2C～2F的整个区域。在侧面2C～2F中，介于基板2与第1连接电极3及第2连接电极4之间。另外，在钝化膜23上形成有前述的树脂膜24。树脂膜24覆盖元件形成面2A。

钝化膜23及树脂膜24是保护电容器101的表面的保护膜。在这些膜上，在与第1连接电极3及第2连接电极4对应的区域内，分别形成有前述的缺口部25。缺口部25贯通钝化膜23及树脂膜24。再有，在本实施方式中，与第1连接电极3对应的缺口部25也贯通电容膜112。

第1连接电极3及第2连接电极4分别嵌入到缺口部25中。由此，第1连接电极3与上部电极膜113的焊盘区域113B接合，第2连接电极4与下部电极膜111的焊盘区域111B接合。第1及第2连接电极3、4具有从树脂膜24的表面突出且沿着树脂膜24的表面被引出至基板2的内方(元件5侧)的引出部27。

图13是表示电容器101内部的电结构的电路图。多个电容要素C1～C9并联地连接在第1连接电极3与第2连接电极4之间。由一个或多个保险丝单元107分别构成的保险丝F1～F9被串联地夹装于各电容要素C1～C9与第2连接电极4之间。

在保险丝F1～F9全部被连接时，各电容器101的电容值等于电容要素C1～C9的电容值的总和。若将从多个保险丝F1～F9中选出的1个或2个以上的保险丝切断，则与该切断的保险丝对应的电容要素被切离，电容器101的电容值减少与被切离的电容要素的电容值相应的量。

因此，若测量焊盘区域111B、113B间的电容值(电容要素C1～C9的总电容值)，然后根据期望的电容值，将从保险丝F1～F9适当选出的一个或多个保险丝用激光熔断，那么可以匹配至期望的电容值(激光微调)。尤其是，若电容要素C1～C8的电容值被设定为形成公比为2的等比数列，那么能够进行以最小的电容值(该等比数列的第一项的值)即电容要素C1的电容值所对应的精度匹配至目标电容值这样的微调整。

例如，可以如下所述那样确定电容要素C1～C9的电容值。

C1＝0.03125pF

C2＝0.0625pF

C3＝0.125pF

C4＝0.25pF

C5＝0.5pF

C6＝1pF

C7＝2pF

C8＝4pF

C9＝4pF

该情况下，能以0.03125pF的最小匹配精度对电容器101的电容进行微调整。再有，通过适当地选择应该从保险丝F1～F9切断的保险丝，从而可提供10pF～18pF间的任意电容值的电容器101。

如上，根据本实施方式，在第1连接电极3及第2连接电极4之间设置有可通过保险丝F1～F9切离的多个电容要素C1～C9。电容要素C1～C9包括不同电容值的多个电容要素，更具体的是包括电容值被设定为形成等比数列的多个电容要素。由此，通过从保险丝F1～F9选择1个或多个保险丝并用激光熔断，从而无需变更设计就能应对多种电容值，且可通过共用的设计来实现可以正确地匹配至期望的电容值的电容器101。

关于电容器101的各部的详细情况，以下进行追加说明。

下部电极膜111优选是导电性膜、尤其是金属膜，例如可以是铝膜。由铝膜构成的下部电极膜111可通过溅射法来形成。上部电极膜113也同样优选由导电性膜、尤其是金属膜构成，可以是铝膜。由铝膜构成的上部电极膜113可通过溅射法来形成。用于将上部电极膜113的电容电极区域113A分割为电极膜部分131～139、并将保险丝区域113C整形为多个保险丝单元107的图案化可以通过光刻法及蚀刻工艺来进行。

电容膜112例如可以由氮化硅膜构成，其膜厚可以设为(例如)。电容膜112也可以是通过等离子CVD(化学气相生长)形成的氮化硅膜。

图14A～图14I是将图1A所示的复合芯片1的制造方法的一部分按工序顺序表示的图解式的剖视图。其中，在图14A～图14I中，仅表示了与图9对应的电阻器6的剖面构造。

在复合芯片1的制造工序中，例如，首先形成电容器101的元件5(电容要素C1～C9和保险丝单元107)之后，形成电阻器6的元件5(与电阻体R及电阻体R相连的布线膜22)。

具体是，如图14A所示，准备成为基板2的基础的晶片30。该情况下，晶片30的表面30A是基板2的元件形成面2A，晶片30的背面30B是基板2的背面2B。

接着，通过对晶片30的表面30A进行热氧化，从而在表面30A的应形成电阻器6及电容器101的区域双方形成由SiO2等构成的绝缘膜20。

接着，例如，通过溅射法，如图11所示那样，在绝缘膜20的表面的整个区域形成由铝膜构成的下部电极膜111。下部电极膜111的膜厚可以设为左右。

接着，在该下部电极膜111的表面，通过光刻法形成与下部电极膜111的最终形状对应的抗蚀剂图案。将该抗蚀剂图案作为掩模，对下部电极膜进行蚀刻，由此可得到图10等示出的图案的下部电极膜111。下部电极膜111的蚀刻例如可通过反应性离子蚀刻来进行。

接着，例如通过等离子CVD法，如图11所示那样，在下部电极膜111上形成由氮化硅膜等构成的电容膜112。在未形成下部电极膜111的区域内，在绝缘膜20的表面形成电容膜112。

接着，在该电容膜112上形成上部电极膜113。上部电极膜113例如由铝膜构成，可通过溅射法来形成。其膜厚可以设为左右。

接着，在上部电极膜113的表面通过光刻法形成与上部电极膜113的最终形状对应的抗蚀剂图案。通过将该抗蚀剂图案作为掩模的蚀刻，将上部电极膜113图案化，形成最终形状(参照图10等)。由此，上部电极膜113被整形成如下图案，即，在电容电极区域113A内具有被分割成多个电极膜部分131～139的部分，在保险丝区域113C内具有多个保险丝单元107，具有与这些保险丝单元107相连的焊盘区域113B。用于上部电极膜113的图案化的蚀刻，可以通过采用了磷酸等蚀刻液的湿式蚀刻来进行，也可以通过反应性离子蚀刻来进行。

如上，形成电容器101中的元件5(电容要素C1～C9和保险丝单元107)。

接着，如图14A所示，在绝缘膜20上形成元件5(电阻体R及电阻体R所连接的布线膜22)。

具体是，通过溅射，首先在绝缘膜20上全面形成TiN、TiON或TiSiON的电阻体膜21，进而在电阻体膜21上层叠铝(Al)的布线膜22，以便与电阻体膜21相接。

然后，采用光刻工艺，例如通过RIE(Reactive Ion Etching：反应性离子蚀刻)等干式蚀刻，选择性地除去电阻体膜21及布线膜22，并进行图案化，由此如图3A所示那样，得到俯视时层叠有电阻体膜21的一定宽度的电阻体膜线21A隔着一定间隔而排列在列方向上的构成。此时，也形成电阻体膜线21A及布线膜22局部被切断的区域，并且在前述的镶边对象区域X内形成保险丝F及导体膜D(参照图2)。

接着，例如通过湿式蚀刻，选择性地除去层叠于电阻体膜线21A上的布线膜22。其结果，可得到在电阻体膜线21A上隔着一定间隔R而层叠有布线膜22的构成的元件5。此时，也可以为了确定电阻体膜21及布线膜22是否是以目标尺寸形成，而测量元件5整体的电阻值。

在此，根据1枚晶片30上形成的复合芯片1的数量，在晶片30的表面30A上的多处形成电阻器6及电容器101的元件5。若将晶片30中电阻器6及电容器101的元件5一个个相邻形成的1个区域称为芯片构件区域Y，则在晶片30的表面30A形成(设定)分别具有电阻器6的元件(电阻)及电容器101的元件(电容)的多个芯片构件区域Y(也就是元件5)。

1个芯片构件区域Y和俯视已完成的1个复合芯片1时的区域一致。并且，在晶片30的表面30A，将相邻的芯片构件区域Y之间的区域称为边界区域Z。边界区域Z呈带状，俯视时以格子状延伸。在被边界区域Z划分开的1个格子中配置有1个芯片构件区域Y。边界区域Z的宽度极窄，是1μm～60μm(例如20μm)，因此在晶片30中能够确保较多的芯片构件区域Y，其结果，能够大量生产复合芯片1。

接着，如图14A所示，通过CVD(Chemical Vapor Deposition：化学气相生长)法，由SiN构成的绝缘膜45遍及晶片30的表面30A的整个区域而形成。绝缘膜45将绝缘膜20及绝缘膜20上的元件5(保险丝单元107、电阻体膜21、布线膜22等)全部覆盖，并与这些元件相接。因此，绝缘膜45也覆盖电阻器6中前述的镶边对象区域X(参照图2)的布线膜22。

再有，由于绝缘膜45在晶片30的表面30A中遍及整个区域，因此在表面30A中一直延伸到镶边对象区域X以外的区域。由此，绝缘膜45成为保护表面30A(也包括表面30A上的元件5)的整个区域的保护膜。

接着，如图14B所示，通过采用了掩模65的蚀刻，选择性地除去绝缘膜45。由此，在电阻器6中在绝缘膜45的一部分形成开口28，各焊盘区域22A在该开口28处露出。针对1个复合芯片1的半成品50，在电阻器6中各形成2个开口28。另一方面，对于电容器101也同样地通过在绝缘膜45的一部分形成开口，从而使焊盘区域111B、113B露出。

下一工序是电阻器6及电容器101的镶边工序。

首先，在电阻器6中，通过使电阻测量装置(未图示)的探针70与各开口28的焊盘区域22A接触，从而检测元件5整体的电阻值。然后，隔着绝缘膜45向任意的保险丝F(参照图2)照射激光(未图示)，由此利用激光对前述的镶边对象区域X的布线膜22进行镶边，该保险丝F被熔断。这样，熔断(镶边)保险丝F，使得成为所需的电阻值，从而如前所述那样可调整半成品50(换言之各复合芯片1的电阻器6)整体的电阻值。

接着，在电容器101中检测元件5整体的总电容值之后，进行用于熔断保险丝单元107的激光微调(参照图14B)。即，激光到达构成根据所述总电容值的测量结果而选出的保险丝的保险丝单元107，该保险丝单元107的窄幅部107C(参照图10)被熔断。由此，从焊盘区域113B切离对应的电容要素。

在进行电阻器6及电容器11的元件5的镶边之际，因为绝缘膜45成为覆盖元件5的覆膜，所以可防止熔断时产生的碎片等附着于元件5而产生短路的现象。再有，因为绝缘膜45覆盖保险丝F(电阻体膜21)及保险丝单元107，所以能将激光的能量蓄积于保险丝F及保险丝单元107来可靠地熔断保险丝F。

然后，根据需要，通过CVD法，在绝缘膜45上形成SiN，增加绝缘膜45的厚度。最终的绝缘膜45(图14C所示出的状态)具有(在此约为)的厚度。此时，绝缘膜45的一部分进入各开口28而堵塞开口28。

接着，如图14C所示，针对晶片30，从绝缘膜45之上开始喷涂由聚酰亚胺构成的感光性树脂的液体，形成感光性树脂的树脂膜46。表面30A上的树脂膜46的表面沿着表面30A而变得平坦。接着，对树脂膜46实施热处理(恢复处理)。由此，树脂膜46的厚度热收缩，并且树脂膜46固化，从而膜质变得稳定。

接着，如图14D所示，通过对树脂膜46、绝缘膜45及绝缘膜20进行图案化，从而选择性地除去与这些膜的缺口部25一致的部分。由此，形成缺口部25，在边界区域Z中表面30A(绝缘膜20)露出。

接着，如图14E所示，遍及晶片30的表面30A的整个区域而形成抗蚀剂图案41。在抗蚀剂图案41中形成有开口42。

图15是图14E的工序中为了形成槽而采用的抗蚀剂图案的一部分的示意性俯视图。

参照图15，抗蚀剂图案41的开口42、与将多个复合芯片1(换言之前述的芯片构件区域Y)配置成矩阵状(有时是格子状)时俯视下相邻的复合芯片1的轮廓之间的区域(图15中施加了阴影的部分，换言之边界区域Z)一致(对应)。因此，开口42的整体形状成为具有多个相互正交的直线部分42A及42B的格子状。

在抗蚀剂图案41中，在与芯片构件区域Y的四个角相接的位置，具有向芯片构件区域Y的外侧凸出的弯曲形状的圆角形状部43。圆角形状部43形成为利用圆滑的曲线连接芯片构件区域Y的相邻的两条边。因此，若通过将该抗蚀剂图案41作为掩模来进行的等离子蚀刻形成槽44(后述)，则槽44在与芯片构件区域Y的四个角相接的位置处，具有向芯片构件区域Y的外侧凸出的弯曲形状的圆角形状部。因此，在形成用于从晶片30切出芯片构件区域Y的槽44的工序中，可同时将芯片构件1的拐角部11整形为圆角形状。即，无需追加专用工序，就能将拐角部11加工成圆角形状。

参照图14E，通过将抗蚀剂图案41作为掩模的等离子蚀刻，选择性地除去晶片30。由此，在相邻的芯片构件区域Y之间的边界区域Z中的自布线膜22隔着间隔的位置处，除去晶片30的材料。其结果，俯视时，在与抗蚀剂图案41的开口42一致的位置(边界区域Z)处，形成从晶片30的表面30A到达晶片30的厚度的一部分的规定深度的槽44。

槽44被相互对置的1对侧壁44A、和连接该1对侧壁44A的下端(晶片30的背面30B侧的端)之间的底壁44B划分。将晶片30的表面30A作为基准的槽44的深度约为100μm，槽44的宽度(对置的侧壁44A间的间隔)约为20μm，在深度方向的整个区域内宽度是恒定的。

晶片30中的槽44的整体形状在俯视时成为与抗蚀剂图案41的开口42(参照图11)一致的格子状。并且，在晶片30的表面30A中，槽44中的四边形框体部分(边界区域Z)包围形成了各元件5的芯片构件区域Y的周围。晶片30中形成了元件5的部分是复合芯片1的半成品50。在晶片30的表面30A，半成品50一个个位于被槽44包围的芯片构件区域Y内，将这些半成品50整齐地配置成矩阵状。

由此，通过形成槽44，晶片30被分离为多个芯片构件区域Y的每一个的基板2。形成槽44之后，除去抗蚀剂图案41。

接着，如图14F所示，通过CVD法，遍及晶片30的表面30A的整个区域而形成由SiN构成的绝缘膜47。此时，在槽44的内周面(前述的侧壁44A的划分面44C和底壁44B的上表面)的整个区域也形成绝缘膜47。

接着，如图14G所示，选择性地蚀刻绝缘膜47。具体是，绝缘膜47中与表面30A平行的部分被选择性地蚀刻。由此，布线膜22的焊盘区域22A露出，并且在槽44中底壁44B上的绝缘膜47被除去。

接着，通过无电解镀覆，从布线膜22起使Ni、Pd及Au按顺序镀覆生长，其中布线膜22是从各缺口部25露出的。镀覆一直持续到各镀膜在沿着表面30A的横向上生长从而覆盖槽44的侧壁44A上的绝缘膜47为止。由此，如图14H所示，形成由Ni/Pd/Au层叠膜构成的第1连接电极3及第2连接电极4。

图16是用于说明第1连接电极3及第2连接电极4的制造工序的图。

详细而言，参照图16，首先，将焊盘区域22A及焊盘区域111B、113B的表面净化，从而除去(脱脂)该表面的有机物(也包括碳的污点等污迹或油脂性的污垢)(步骤S1)。

接着，该表面的氧化膜被除去(步骤S2)。接着，在该表面中实施锌酸盐(zincate)处理，该表面中的(布线膜22、下部电极膜111及上部电极膜113的)Al被置换成Zn(步骤S3)。

接着，通过硝酸等剥离该表面上的Zn，在焊盘区域22A及焊盘区域111B、113B中露出新的Al(步骤S4)。

接着，通过将焊盘区域22A及焊盘区域111B、113B浸渍于镀覆液中，从而对焊盘区域22A及焊盘区域111B、113B中的新的Al的表面实施Ni镀覆。由此，镀覆液中的Ni以化学方式被还原析出，在该表面形成Ni层33(步骤S5)。

接着，通过将Ni层33浸渍于其他镀覆液，从而对该Ni层33的表面实施Pd镀覆。由此，镀覆液中的Pd以化学方式被还原析出，在该Ni层33的表面形成Pd层34(步骤S6)。

接着，通过将Pd层34进一步浸渍于其他镀覆液，从而对该Pd层34的表面实施Au镀覆。由此，镀覆液中的Au以化学方式被还原析出，在该Pd层34的表面形成Au层35(步骤S7)。

由此，若形成第1连接电极3及第2连接电极4，且使形成后的第1连接电极3及第2连接电极4干燥(步骤S8)，则第1连接电极3及第2连接电极4的制造工序结束。其中，在前后步骤间适当实施用水清洗半成品50的工序。再有，也可以多次实施锌酸盐(zincate)处理。

在图14H中，表示了在各半成品50中形成第1连接电极3及第2连接电极4之后的状态。

如上所述，由于通过无电解镀覆形成第1连接电极3及第2连接电极4，所以可以使作为电极材料的Ni、Pd及Al在绝缘膜47上也良好地镀覆生长。再有，与通过电解镀覆形成第1连接电极3及第2连接电极4的情况相比，可削减针对第1连接电极3及第2连接电极4的形成工序的工序数(例如，电解镀覆所需的光刻工序或抗蚀剂掩模的剥离工序等)，可提高复合芯片1的生产性。进而，在无电解镀覆的情况下，因为不需要电解镀覆所需的抗蚀剂掩模，所以在因抗蚀剂掩模的位置偏离而引起的关于第1连接电极3及第2连接电极4的形成位置不会产生偏离，因此可提高第1连接电极3及第2连接电极4的形成位置精度，并且可提高成品率。

再有，在该方法中，布线膜22的下部电极膜111及上部电极膜113从缺口部25露出，从布线膜22的下部电极膜111及上部电极膜113到槽44为止不存在妨碍镀覆生长的物质。因此，可以使从布线膜22的下部电极膜111及上部电极膜113到槽44为止，直线地镀覆生长。其结果，可以实现电极的形成所花费的时间的缩短。

这样，形成第1连接电极3及第2连接电极4后，进行第1连接电极3及第2连接电极4间的通电检查，然后从背面30B磨削晶片30。

具体是，形成槽44后，如图14I所示，由PET(聚对苯二甲酸乙二醇酯)构成的薄板状且具有粘贴面72的支承带71，将粘贴面72粘贴到各半成品50中的第1连接电极3及第2连接电极4侧(也就是说表面30A)。由此，各半成品50被支承带71支承。在此，作为支承带71，例如可以采用碾压带。

在各半成品50被支承带71支承的状态下，从背面30B侧磨削晶片30。通过磨削，若晶片30薄至到达槽44的底壁44B(参照图14H)的上表面，则由于没有连结相邻的半成品50的元件，因此将槽44作为边界来分割晶片30，将半成品50一个个分离，成为复合芯片1的完成品。

也就是说，在槽44(换言之边界区域Z)中切断(分割)晶片30，由此切出各个复合芯片1。另外，当然也可以将晶片30从背面30B侧蚀刻至槽44的底壁44B为止，从而切出复合芯片1。

在完成的各复合芯片1中，构成槽44的侧壁44A的划分面44C的部分成为基板2的侧面2C～2F中的任一个，背面30B成为背面2B。也就是说，如前所述那样通过蚀刻来形成槽44的工序(参照图14E)包含形成侧面2C～2F的工序。再有，绝缘膜45及绝缘膜47的一部分成为钝化膜23，树脂膜46成为树脂膜24，绝缘膜47的一部分成为绝缘膜26。

如上所述，若形成槽44之后从背面30B侧磨削晶片30，那么可将形成于晶片30的多个芯片构件区域Y一齐分割成各复合芯片1(芯片构件)(可以一次性得到多个复合芯片1的单片)。由此，通过多个复合芯片1的制造时间的缩短，可以实现复合芯片1的生产性的提高。

另外，也可以通过对完成后的复合芯片1中的基板2的背面2B进行研磨或蚀刻，从而实现镜面化，使背面2B变得美观。

图17A～图17D是表示图14I的工序后的复合芯片1的回收工序的图解式的剖视图。

在图17A中，表示了已被单片化的多个复合芯片1继续紧贴于支承带71的状态。

在该状态下，如图17B所示，热发泡薄片73贴在各复合芯片1的基板2的背面2B上。热发泡薄片73包括薄片状的薄片主体74、和被揉入薄片主体74内的多个发泡粒子75。薄片主体74的粘贴力比支承带71的粘贴面72中的粘贴力强。

因此，在将热发泡薄片73贴到各复合芯片1的基板2的背面2B之后，如图17C所示，从各复合芯片1剥离支承带71，将复合芯片1转印到热发泡薄片73。此时，若向支承带71照射紫外线(参照图17B的虚线箭头)，则因为粘贴面72的粘贴性降低，所以容易从各复合芯片1剥离支承带71。

接着，热发泡薄片73被加热。由此，如图17D所示，在热发泡薄片73中，薄片主体74内的各发泡粒子75发泡而从薄片主体74的表面膨胀突出。其结果，热发泡薄片73与各复合芯片1的基板2的背面2B间的接触面积变小，自然地从热发泡薄片73剥离(脱落)全部的复合芯片1。

这样回收的复合芯片1被安装于安装基板9(参照图1B)、或者被收纳于在压花载带(embossing carrier tape)(未图示)形成的收纳空间内。该情况下，与从支承带71或热发泡薄片73将复合芯片1一个个剥离的情况相比，可以实现处理时间的缩短。当然，在将多个复合芯片1紧贴于支承带71的状态(参照图17A)下，也可以不采用热发泡薄片73，而是以规定个数为单位从支承带71直接剥离复合芯片1。

图18A～图18C是表示图14I的工序后的复合芯片1的回收工序(变形例)的图解式的剖视图。

也可以通过图18A～图18C所示的其他方法来回收各复合芯片1。

在图18A中，与图17A同样地表示了已被单片化的多个复合芯片1继续紧贴于支承带71的状态。

该状态下，如图18B所示，转印带77粘贴于各复合芯片1的基板2的背面2B。转印带77具有比支承带71的粘贴面72强的粘贴力。

因此，如图18C所示，在将转印带77贴到各复合芯片1之后，从各复合芯片1剥离支承带71。此时，如前所述，为了降低粘贴面72的粘贴性，也可以向支承带71照射紫外线(参照图18B的虚线箭头)。

在转印带77两端粘贴回收装置(未图示)的框架78。两侧的框架78能够朝向相互靠近的方向或相互远离的方向移动。在从各复合芯片1剥离支承带71后，若使两侧的框架78在相互远离的方向上移动，则转印带77伸展而变薄。由此，因为转印带77的粘贴力降低，所以容易从转印带77剥离各复合芯片1。

在该状态下，若使搬运装置(未图示)的吸附喷嘴76朝向复合芯片1的元件形成面2A侧，则通过搬运装置(未图示)产生的吸附力，该复合芯片1从转印带77被剥离后被吸附喷嘴76吸附。此时，通过图18C所示的突起79，若从吸附喷嘴76的相反侧起隔着转印带77而将复合芯片1朝向吸附喷嘴76侧顶起，则可以将复合芯片1从转印带77顺利地剥离。这样被回收的复合芯片1在被吸附喷嘴76吸附的状态下，通过搬运装置(未图示)将其搬运。

以上，虽然对本发明实施方式进行了说明，但本发明也可以通过又一方式来实施。

例如，作为本发明的复合芯片构件的一例，在前述的实施方式中，虽然公开了作为具有相互不同的功能的元件而具备电阻器6及电容器101的复合芯片1，但复合芯片1也可以包括二极管或电感器。

例如，在复合芯片1包括电感器的情况下，在该电感器中，形成于前述的基板2上的元件5包括具备了多个电感要素(元件要素)的电感元件，且被连接于第1连接电极3及第2连接电极4之间。元件5设置在前述的多层基板的多层布线中，由布线膜22形成。再有，在电感器中，在基板2上设置有前述的多个保险丝F，各电感要素相对于第1连接电极3及第2连接电极4来说，经由保险丝F而被连接成可切离。

在该情况下，在该电感器中，通过选择一个或多个保险丝F并切断，从而可以将多个电感要素的组合图案设为任意的图案，因此可通过共用的设计实现电特性各种各样的芯片电感器。

另一方面，在复合芯片1包括二极管的情况下，在该二极管中形成于前述的基板2上的元件5包括：具备了多个二极管要素(元件要素)的二极管电路网(二极管元件)。二极管元件形成于基板2。在该二极管中，通过选择一个或多个保险丝F并进行切断，因为可以将二极管电路网中的多个二极管要素的组合图案设为任意的图案，所以能通过共用的设计来实现二极管电路网的电特性各种各样的芯片二极管。

再有，在前述的实施方式中，示出了设置有一对电阻器6和电容器101的成对芯片的例子，但例如本发明的复合芯片构件也可以是将具有互不相同的功能的元件并排配置了3个的3串芯片、并排配置了4个的4串芯片及其以上的N串(N为5以上的整数)芯片。

再有，作为电阻器6示出了具有多个电阻电路的例子，其中多个电阻电路具有以公比r(0＜r、r≠1)＝2的等比数列形成的电阻值，但该等比数列的公比也可以是2以外的数。还有，在电容器101中虽然也示出了具有多个电容要素的例子，其中多个电容要素具有以公比r(0＜r、r≠1)＝2的等比数列形成的电容值，但该等比数列的公比也可以是2以外的数。

还有，在电容器101中虽然示出了仅上部电极膜113被分割成多个电极膜部分的构成，但也可以仅将下部电极膜111分割成多个电极膜部分、或将上部电极膜113及下部电极膜111两者都被分割成多个电极膜部分。进而，在前述的实施方式中，虽然示出了上部电极膜或下部电极膜与保险丝单元被一体化的例子，但也可以通过与上部电极膜或下部电极膜不同的导体膜来形成保险丝单元。再者，在前述的电容器101中，虽然形成了具有上部电极膜113及下部电极膜111的1层电容构造，但也可以通过在上部电极膜113上隔着电容膜而层叠其他电极膜来层叠多个电容构造。

再有，在前述的第1连接电极3及第2连接电极4中，也可以省略夹装于Ni层33与Au层35之间的Pd层34。因为Ni层33与Au层35的粘接性良好，所以只要在Au层35无法形成前述的针孔，则当然也可以省略Pd层34。

图19是表示采用复合芯片1的电子设备的一例、即智能手机的外观的立体图。

智能手机201是将电子构件收纳在扁平的长方体形状的框体202的内部的结构。框体202在正面侧及背面侧具有长方形状的一对主面，该一对主面通过4个侧面而结合。在框体202的一个主面，由液晶面板或有机EL面板等构成的显示面板203的显示面露出。显示面板203的显示面构成触摸面板，提供针对使用者的输入接口。

显示面板203形成为占据框体202的一个主面的大部分的长方形形状。沿着显示面板203的一条短边，配置有操作按钮204。在本实施方式中，沿着显示面板203的短边儿排列有多个(3个)操作按钮204。使用者通过对操作按钮204及触摸面板进行操作，从而可以进行针对智能手机201的操作，调出并执行所需的功能。

在显示面板203的另一条短边的附近配置有扬声器205。扬声器205提供用于电话功能的听筒口，并且将其用作再生音乐数据等的音响化单元。另一方面，操作按钮204的附近，在框体202的一个侧面配置有麦克风206。麦克风206除了提供用于电话功能的通话口以外，也可以将其用作录音用的麦克风。

图20是表示收纳在框体202内部的电路组件100的构成的图解式的俯视图。电路组件100包括前述的安装基板9、及安装到安装基板9的安装面9A上的电路构件。多个电路构件包括多个集成电路元件(IC)212-220及多个芯片构件。多个IC包括传输处理IC212、单频段(one segment)TV接收IC213、GPS接收IC214、FM调谐器IC215、电源IC216、闪存217、微型计算机218、电源IC219及基带IC220的。多个芯片构件包括芯片电感器221、225、235、芯片电阻器222、224、233、芯片电容227、230、234及芯片二极管228、231。

传输处理IC212内置有：电子电路，其用于生成显示面板203的显示控制信号，且接收来自显示面板203的表面的触摸面板的输入信号。为了与显示面板203进行连接，在传输处理IC212上连接挠性布线209。

单频段TV接收IC213内置有电子电路，该电子电路构成用于接收单频段广播(将便携式设备作为接收对象的地面数字电视广播)的电波的接收机。在单频段TV接收IC213的附近，配置有多个芯片电感器221和多个芯片电阻器222。单频段TV接收IC213、芯片电感器221及芯片电阻器222构成单频段广播接收电路223。芯片电感器221及芯片电阻器222分别具有已准确地匹配的电感值及电阻，向单频段广播接收电路223提供高精度的电路常数。

GPS接收IC214内置有接收来自GPS卫星的电波并输出智能手机201的位置信息的电子电路。

FM调谐器IC215与在其附近已安装到安装基板9上的多个芯片电阻器224、多个芯片电感器225一起构成FM广播接收电路226。芯片电阻器224及芯片电感器225分别具有已准确地匹配的电阻值及电感值，向FM广播接收电路226提供高精度的电路常数。

在电源IC216的附近，在安装基板9的安装面安装多个芯片电容227及多个芯片二极管228。电源IC216与芯片电容227、芯片二极管228一起构成电源电路229。

闪存217是用于记录操作系统程序、在智能手机201的内部生成的数据、及通过通信功能而从外部取得的数据及程序等的存储装置。

微型计算机218内置了CPU、ROM及RAM，是通过执行各种运算处理来实现智能手机201的多个功能的运算处理电路。更具体的是，通过微型计算机218的动作，能够实现用于图像处理或各种应用程序的运算处理。

在电源IC219的附近，多个芯片电容230及多个芯片二极管231被安装到安装基板9的安装面。电源IC219与芯片电容230、芯片二极管231一起构成电源电路232。

在基带IC220的附近，多个芯片电阻器233、多个芯片电容234及多个芯片电感器235被安装到安装基板9的安装面9A。基带IC220与芯片电阻器233、芯片电容234、芯片电感器235一起构成基带通信电路236。基带通信电路236提供用于电话通信及数据通信的通信功能。

根据这种构成，将已被电源电路229、232适当调整过的电力提供给传输处理IC212、GPS接收IC214、单频段广播接收电路223、FM广播接收电路226、基带通信电路236、闪存217及微型计算机218。微型计算机218响应经由传输处理IC212而输入的输入信号，进行运算处理，从传输处理IC212向显示面板203输出显示控制信号，由此在显示面板203进行各种显示。

若通过触摸面板或操作按钮204的操作而指示了单频段广播的接收，则通过单频段广播接收电路223的动作来接收单频段广播。然后，将接收到的图像输出至显示面板203，由微型计算机218执行用于使接收到的声音从扬声器205扩音的运算处理。

再有，在需要智能手机201的位置信息时，微型计算机218取得GPS接收IC214输出的位置信息，执行采用了该位置信息的运算处理。

进而，若通过触摸面板或操作按钮204的操作而输入了FM广播接收指令，则微型计算机218启动FM广播接收电路226，执行用于从扬声器205输出接收到声音的运算处理。

为了存储通过通信而取得的数据、或者存储通过微型计算机218的运算或来自触摸面板的输入而生成的数据，采用闪存217。微型计算机218根据需要，对闪存217写入数据、还从闪存217读出数据。

电话通信或数据通信的功能是通过基带通信电路236来实现的。微型计算机218控制基带通信电路236，进行用于收发声音或数据的处理。

若在这种结构的智能手机201中采用本发明的复合芯片构件，那么可以将多个芯片构件作为一个芯片来安装到安装基板9。例如，在基带通信电路236中，若将芯片电阻器233与芯片电容234作为一个芯片来进行安装，那么可以缩小基带通信电路236的安装面积。

此外，能够在权利要求书所记载的事项的范围内实施各种各样的设计变更。

<第1参考例>

第1参考例的目的在于，提供一种可缩小相对于安装基板的接合面积(安装面积)且可以实现装配作业的效率化的多串芯片构件。

第1参考例的其他目的在于，提供一种具备第1参考例的多串芯片构件的电路组件及具备这种电路组件的电子设备。

以下，参照附图来详细地说明第1参考例的实施方式。

图21A是用于说明第1参考例的一实施方式涉及的芯片电阻器1a的构成的示意性立体图。

如图21A所示，作为第1参考例的多串芯片构件的一例的芯片电阻器1a是在共用基板2a上搭载了作为第1参考例的多个芯片元件的一例的一对电阻器6a的成对芯片。一对电阻器6a相互相邻地被配置成相对于其边界区域7a而左右对称。

芯片电阻器1a呈长方体形状。芯片电阻器1a的平面形状是沿着一对电阻器6a的并排方向(以下称作基板2a的横向)的边(横边82a)及与横边82a正交的边(纵边81a)分别小于0.63mm、小于0.6mm的四边形。优选，芯片电阻器1a所搭载的各电阻器6a小于平面尺寸0.6mm×0.3mm的0603尺寸。例如，各电阻器6a也可以是长度L(纵边81a的长度)约为0.3mm且宽度W约为0.15mm的03015尺寸、或长度L约为0.4mm且宽度W约为0.2mm的0402尺寸。再有，优选芯片电阻器1a的厚度T约为0.1mm，互相挨着的电阻器6a间的边界区域7a的宽度约为0.03mm。

该芯片电阻器1a是在基板上将多个芯片电阻器1a形成为格子状后在该基板形成槽，然后进行背面研磨(或在槽部分分割该基板)而分离成各个芯片电阻器1a而得的。

各电阻器6a主要具备：构成芯片电阻器1a的主体的基板2a、成为外部连接电极的第1连接电极3a及第2连接电极4a、和通过第1连接电极3a及第2连接电极4a而被外部连接的元件5a。

基板2a是大致长方体的芯片形状。基板2a中，成为图21A中的上表面的一个表面是元件形成面2Aa。元件形成面2Aa是在基板2a中形成元件5a的表面，大致为长方形形状。在基板2a的厚度方向上与元件形成面2Aa相反的一侧的面是背面2Ba。元件形成面2Aa和背面2Ba尺寸几乎相同且形状几乎相同，并且相互平行。将元件形成面2Aa中的被一对纵边81a及横边82a划分的四边形形状的边缘称为周缘部85a，将背面2Ba中被一对纵边81a及横边82a划分的四边形形状的边缘称为周缘部90a。若从与元件形成面2Aa(背面2Ba)正交的法线方向观察，则周缘部85a与周缘部90a重叠(参照后述的图21C，D)。

基板2a具有多个侧面(侧面2Ca、侧面2Da、侧面2Ea及侧面2Fa)，作为元件形成面2Aa及背面2Ba以外的表面。该多个侧面2Ca～2Fa分别与元件形成面2Aa及背面2Ba交叉(详细而言是正交)地延伸，连接元件形成面2Aa及背面2Ba之间。

侧面2Ca架设在元件形成面2Aa及背面2Ba中与基板2a的横向正交的纵向(以下，称作基板2a的纵向)的一侧(图21A中的左跟前侧)的横边82a之间，侧面2Da架设在元件形成面2Aa及背面2Ba中基板2a的纵向的另一侧(图21A中的右里侧)的横边82a之间。侧面2Ca及侧面2Da是该纵向上的基板2a的两端面。

侧面2Ea架设在元件形成面2Aa及背面2Ba中的基板2a的横向一侧(图21A中的左里侧)的纵边81a之间，侧面2Fa架设在元件形成面2Aa及背面2Ba中的基板2a的横向另一侧(图21A中的右跟前侧)的纵边81a之间。侧面2Ea及侧面2Fa是该横向上的基板2a的两端面。

侧面2Ca及侧面2Da分别与侧面2Ea及侧面2Fa的每一个交叉(详细而言是正交)。因此，元件形成面2Aa～侧面2Fa中相邻的侧面彼此成直角。

在基板2a中，元件形成面2Aa及侧面2Ca～2Fa各自的整个区域被钝化膜23a覆盖。因此，严密来说，在图21A中，元件形成面2Aa及侧面2Ca～2Fa各自的整个区域位于钝化膜23a的内侧(里侧)，没有露出在外部。另外，芯片电阻器1a具有树脂膜24a。

树脂膜24a覆盖元件形成面2Aa上的钝化膜23a的整个区域(周缘部85a及其内侧区域)。关于钝化膜23a及树脂膜24a，将以后详说。

第1连接电极3a及第2连接电极4a具有横跨元件形成面2Aa及侧面2Ca～2Fa而形成的周缘部86a、87a，以便在基板2a的元件形成面2Aa上覆盖周缘部85a。在本实施方式中，周缘部86a、87a形成为覆盖基板2a的侧面2Ca～2Fa彼此相交的各拐角部11a。再有，基板2a中，各拐角部11a在俯视下是被倒角的圆角形状。由此，成为可抑制芯片电阻器1a的制造工序或安装时的碎屑的构造。

第1连接电极3a及第2连接电极4a分别通过例如按照Ni(镍)、Pd(钯)及Au(金)的顺序在元件形成面2Aa上层叠这些金属而构成。

第1连接电极3a及第2连接电极4a在从前述的法线方向看到的俯视下，几乎是相同尺寸且相同形状。第1连接电极3a具有形成俯视时的4个边的1对长边3Aa及短边3Ba。俯视时，长边3Aa与短边3Ba正交。第2连接电极4a具有形成俯视时的4个边的1对长边4Aa及短边4Ba。俯视时，长边4Aa与短边4Ba正交。长边3Aa及长边4Aa与基板2a的横边82a平行地延伸，短边3Ba及短边4Ba与基板2a的纵边81a平行地延伸。再有，芯片电阻器1a在基板2a的背面2Ba不具备电极。

元件5a是电路元件，形成在基板2a的元件形成面2Aa中的第1连接电极3a与第2连接电极4a之间的区域内，且从上被钝化膜23a及树脂膜24a覆盖着。本实施方式的元件5a是电阻56a。

电阻56a通过将具有相等的电阻值的多个(单位)电阻体R在元件形成面2Aa上排列成矩阵状的电路网而构成。电阻体R由TiN(氮化钛)、TiON(氮氧化钛)或TiSiON构成。元件5a与后述的布线膜22a电连接，且经由布线膜22a而被电连接于第1连接电极3a与第2连接电极4a。也就是说，元件5a形成在基板2a上，且被连接在第1连接电极3a及第2连接电极4a之间。

图21B是芯片电阻器1a已被安装到安装基板9a的状态下的电路组件100a的示意性剖视图。图21C是从芯片电阻器1a的背面2Ba侧看电路组件100a的示意性俯视图。图21D是从芯片电阻器1a的元件形成面2Aa侧看电路组件100a的示意性俯视图。其中，图21B～图21D仅表示主要部分。

如图21B～图21D所示，芯片电阻器1a被安装于安装基板9a。该状态下的芯片电阻器1a及安装基板9a构成电路组件100a。

如图21B所示，安装基板9a的上表面是安装面9Aa。在安装面9Aa上，划分有芯片电阻器1a用的安装区域89a。在本实施方式中，如图21C及图21D所示，安装区域89a俯视时是正方形形状，包括配置了连接盘88a的连接盘区域92a、和包围连接盘区域92a的焊料抗蚀剂区域93a。

例如，在芯片电阻器1a是具备一对03015尺寸的电阻器6a的成对芯片的情况下，连接盘区域92a是具有410μm×410μm的平面尺寸的四边形(正方形)形状。也就是说，连接盘区域92a的一边的长度为L1＝410μm。另一方面，焊料抗蚀剂区域93a例如形成宽度L2为25μm的四方形环状，以便对该连接盘区域92a进行镶边。

在连接盘区域92a的四个角各配置了一个连接盘88a，共计配置了4个连接盘88a。在本实施方式中，各连接盘88a设置在自划分连接盘区域92a的各边开始隔着一定间隔的位置上。例如，从连接盘区域92a的各边到各连接盘88a为止的间隔是25μm。再有，在互相挨着的连接盘88a之间设置有80μm的间隔。各连接盘88a例如由Cu构成，被连接到安装基板9a的内部电路(未图示)。如图21B所示，在各连接盘88a的表面设置成焊锡13a从该表面突出。

在将芯片电阻器1a安装于安装基板9a的情况下，如图21B所示，将自动安装机(未图示)的吸附喷嘴91a吸附于芯片电阻器1a的背面2Ba后移动吸附喷嘴91a，从而搬运芯片电阻器1a。此时，吸附喷嘴91a吸附在背面2Ba中的基板2a的纵向大致中央部分。如前所述，第1连接电极3a及第2连接电极4a仅设置在芯片电阻器1a的一个面(元件形成面2Aa)及侧面2Ca～2Fa中的元件形成面2Aa侧的端部，因此在芯片电阻器1a中，背面2Ba成为无电极(凹凸)的平坦面。由此，在将吸附喷嘴91a吸附于芯片电阻器1a并使之移动的情况下，可以使吸附喷嘴91a吸附在平坦的背面2Ba上。换言之，若是平坦的背面2Ba，那么可以增加吸附喷嘴91a可吸附的部分的富余。由此，能使吸附喷嘴91a可靠地吸附于芯片电阻器1a，不会使芯片电阻器1a在途中从吸附喷嘴91a脱落，能够可靠地进行搬运。

再有，因为芯片电阻器1a为具备一对电阻器6a的成对芯片，所以与将搭载了一个电阻器6a的单个芯片装配2次的情况相比，通过1次装配作业就能安装具有相同的功能的芯片构件。进而，与单个芯片相比，因为可将每一个芯片的背面面积增大与2个电阻器相应的量以上，所以可以使吸附喷嘴91a的吸附动作变得稳定。

并且，使吸附了芯片电阻器1a的吸附喷嘴91a移动至安装基板9a。此时，芯片电阻器1a的元件形成面2Aa和安装基板9a的安装面9Aa相互对置。在该状态下，使吸附喷嘴91a移动并按压到安装基板9a，在芯片电阻器1a中，使第1连接电极3a及第2连接电极4a与各连接盘88a的焊锡13a接触。接着，若对焊锡13a进行加热，则焊锡13a熔化。然后，若焊锡13a被冷却而凝固，则第1连接电极3a及第2连接电极4a与连接盘88a经由焊锡13a而接合。也就是说，各连接盘88a被焊接至第1连接电极3a及第2连接电极4a中对应的电极。由此，芯片电阻器1a对安装基板9a的安装(倒装连接)结束，电路组件100a完成。完成状态下的电路组件100a中，芯片电阻器1a的元件形成面2Aa与安装基板9a的安装面9Aa隔着间隙而对置且平行地延伸。该间隙的尺寸相当于第1连接电极3a或第2连接电极4a中从元件形成面2Aa突出的部分的厚度和焊锡13a的厚度的合计。

在该电路组件100a中，第1连接电极3a及第2连接电极4a的周缘部86a、87a横跨基板2a的元件形成面2Aa及侧面2Ca～2Fa(图21B中仅图示了侧面2Ca、2Da)而形成。因此，可扩大将芯片电阻器1a焊接到安装基板9a时的粘接面积。其结果，可以增加焊锡13a对第1连接电极3a及第2连接电极4a的附着量，因此可以提高粘接强度。再有，在安装状态下，至少可从基板2a的元件形成面2Aa及侧面2Ca～2Fa的两个方向保持芯片构件。因此，可以使芯片构件1a的安装形状稳定。并且，因为可通过4个连接盘88a对安装到安装基板9a后的芯片构件1a进行四点支承，所以可以进一步使安装形状稳定。

此外，芯片电阻器1a是具备一对03015尺寸的电阻器6a的成对芯片。因此，与现有技术相比，可大幅地缩小芯片电阻器1a用的安装区域89a的面积。

例如，在本实施方式中，参照图21C，安装区域89a的面积为L3×L3＝(L2+L1+L2)×(L2+L1+L2)＝(25+410+25)×(25+410+25)＝211600μm²即可。

另一方面，如图21E所示，在将2个现有技术可制作的最小尺寸、即0402尺寸的单个芯片300a安装于安装基板9a的安装面9Aa的情况下，需要319000μm²的安装区域301a。因此，对本实施方式的安装区域89a和现有技术的安装区域301a的面积进行比较可知，在本实施方式的构成下，能将安装面积缩小约34％。

另外，图21E的安装区域301a的面积是基于配置了连接盘304a的各单个芯片300a的安装区域302a的横宽L4＝250μm、相邻的安装区域302a的间隔L5＝30μm、构成安装区域301a的外周的焊料抗蚀剂区域303a的宽度L6＝25μm、及安装区域302a的长度L7＝500μm，而计算出的(L6+L4+L5+L4+L6)×(L6+L7+L6)＝(25+250+30+250+25)×(25+500+25)＝319000μm²。

接着，主要说明芯片电阻器1a中的其他构成。

图22是芯片电阻器1a的一个电阻器6a的俯视图，是表示第1连接电极3a、第2连接电极4a及元件5a的配置关系以及元件5a的俯视结构(布局图案)的图。

参照图22，元件5a呈电阻电路网。具体是，元件5a具有共计352个电阻体R，由沿着行方向(基板2a的纵向)排列的8个电阻体R、和沿着列方向(基板2a的横向)排列的44个电阻体R构成。这些电阻体R是构成元件5a的电阻电路网的多个元件要素。

通过按1个～64个的规定个数集中电连接这些多个电阻体R来形成多种电阻电路。所形成的多种电阻电路通过导体膜D(由导体形成的布线膜)而被连接成规定的形态。再有，为了在电特性上将电阻电路组合到元件5a、或从元件5a电分离电阻电路，在基板2a的元件形成面2Aa设置有可切断(熔断)的多个保险丝F。沿着第1连接电极3a的内侧边将多个保险丝F及导体膜D排列成配置区域呈直线状。更具体的是，配置成多个保险丝F及导体膜D相邻，且排列方向呈直线状。多个保险丝F将多种电阻电路(每个电阻电路的多个电阻体R)连接成相对于第1连接电极3a可分别切断(可切离)。

图23A是将图22所示的元件5a的一部分放大后描绘出的俯视图。图23B是沿着为了说明元件5a中的电阻体R的构成而描绘出的图23A的B-B的长度方向的纵剖视图。图23C是沿着为了说明元件5a中的电阻体R的构成而描绘出的图23A的C-C的宽度方向的纵剖视图。

参照图23A、图23B及图23C，说明电阻体R的构成。

芯片电阻器1a的各电阻器6a除前述的布线膜22a、钝化膜23a及树脂膜24a以外，还具备绝缘膜20a和电阻体膜21a(参照图23B及图23C)。绝缘膜20a、电阻体膜21a、布线膜22a、钝化膜23a及树脂膜24a形成在基板2a(元件形成面2Aa)上。

绝缘膜20a由SiO2(氧化硅)构成。绝缘膜20a覆盖基板2a的元件形成面2Aa的整个区域。绝缘膜20a的厚度约为

电阻体膜21a形成在绝缘膜20a上。电阻体膜21a由TiN、TiON或TiSiON形成。电阻体膜21a的厚度约为电阻体膜21a构成在第1连接电极3a与第2连接电极4a之间平行地以直线状延伸的多条电阻体膜(以下称作“电阻体膜线21Aa”)，电阻体膜线21Aa有时会在行方向上在规定位置处被切断(参照图23A)。

在电阻体膜线21Aa上层叠有布线膜22a。布线膜22a由Al(铝)或铝与Cu(铜)的合金(AlCu合金)构成。布线膜22a的厚度约为布线膜22a沿着行方向隔着一定间隔R而被层叠在电阻体膜线21Aa上，且与电阻体膜线21Aa相接。

若用电路记号来表示该构成的电阻体膜线21Aa及布线膜22a的电特征，则如图24所示。即，如图24(a)所示，规定间隔R区域的电阻体膜线21Aa部分分别形成具有一定电阻值r的1个电阻体R。

并且，在层叠有布线膜22a的区域内，布线膜22a将相邻的电阻体R彼此电连接，由此电阻体膜线21Aa因该布线膜22a而被短路。由此，形成图24(b)所示的由电阻值为r的电阻体R的串联连接构成的电阻电路。

再有，因为相邻的电阻体膜线21Aa彼此通过电阻体膜21a及布线膜22a而被连接着，所以图23A所示的元件5a的电阻电路网构成图24(c)所示(由前述的电阻体R的单位电阻构成)的电阻电路。这样，电阻体膜21a及布线膜22a构成电阻体R或电阻电路(也就是说元件5a)。并且，各电阻体R包括电阻体膜线21Aa(电阻体膜21a)、和沿着行方向隔着一定间隔而被层叠在电阻体膜线21Aa上的多个布线膜22a，没有层叠布线膜22a的一定间隔R部分的电阻体膜线21Aa构成1个电阻体R。构成电阻体R的部分中的电阻体膜线21Aa的形状及大小全部相等。由此，在基板2a上排列成矩阵状的多个电阻体R具有相等的电阻值。

再有，层叠在电阻体膜线21Aa上的布线膜22a形成电阻体R，并且也起到用于将多个电阻体R连接来构成电阻电路的导体膜D的作用(参照图22)。

图25(a)是将图22所示的电阻器6a的俯视图的一部分放大后描绘出的包括保险丝F的区域的部分放大俯视图，图25(b)是表示沿着图25(a)的B-B的剖面构造的图。

如图25(a)及(b)所示，前述的保险丝F及导体膜D也由层叠在形成电阻体R的电阻体膜21a上的布线膜22a形成。即，在与层叠在形成电阻体R的电阻体膜线21Aa上的布线膜22a相同的层，由与布线膜22a相同的金属材料、即Al或AlCu合金形成保险丝F以及导体膜D。其另外，布线膜22a如前所述那样为了形成电阻电路，也被用作对多个电阻体R进行电连接的导体膜D。

也就是说，在层叠于电阻体膜21a上的同一层，用于形成电阻体R的布线膜、保险丝F、导体膜D、用于将元件5a连接至第1连接电极3a及第2连接电极4a的布线膜由同一金属材料(Al或AlCu合金)形成，作为布线膜22a。另外，使保险丝F与布线膜22a不同(加以区别)的原因在于：保险丝F形成得细到容易切断；以及，被配置成在保险丝F的周围不存在其他电路要素。

在此，在布线膜22a中，将配置有保险丝F的区域称为镶边对象区域X(参照图22及图25(a))。镶边对象区域X是第1连接电极3a的沿着内侧边的直线状区域，在镶边对象区域X内不仅配置保险丝F，还配置有导体膜D。再有，在镶边对象区域X的布线膜22a的下方也形成有电阻体膜21a(参照图25(b))。并且，保险丝F是在布线膜22a中布线间距离比镶边对象区域X以外的部分大(远离了周围)的布线。

另外，保险丝F不仅仅指代布线膜22a的一部分，还可以指代电阻体R(电阻体膜21a)的一部分和电阻体膜21a上的布线膜22a的一部分的集合(保险丝元件)。

再有，关于保险丝F，虽然仅对采用与导体膜D同一层的情况进行了说明，但在导体膜D中，也可以在其上层叠其他导体膜，以降低导体膜D整体的电阻值。其中，即便在该情况下，只要在保险丝F上不层叠导体膜，保险丝F的熔断性就不会变差。

图26是第1参考例的实施方式涉及的元件5a的电路图。

参照图26，自第1连接电极3a开始按照基准电阻电路R8、电阻电路R64、2个电阻电路R32、电阻电路R16、电阻电路R8、电阻电路R4、电阻电路R2、电阻电路R1、电阻电路R/2、电阻电路R/4、电阻电路R/8、电阻电路R/16、电阻电路R/32的顺序将这些电阻电路串联连接来构成元件5a。基准电阻电路R8及电阻电路R64～R2分别是通过将与自身后缀的数(R64的情况下是“64”)相同数的电阻体R串联连接而构成的。电阻电路R1由1个电阻体R构成。电阻电路R/2～R/32分别是通过将与自身后缀的数(R/32的情况下是“32”)相同数的电阻体R并联连接而构成的。关于电阻电路的后缀数的含义，在后述的图27及图28中也是相同的。

并且，对基准电阻电路R8以外的电阻电路R64～电阻电路R/32的每一个各并联连接了1个保险丝F。保险丝F彼此直接或经由导体膜D而被串联连接(参照图25(a))。

如图26所示，在所有保险丝F都未被熔断的状态下，元件5a构成基准电阻电路R8的电阻电路，其由设置在第1连接电极3a与2连接电极4a之间的8个电阻体R的串联连接构成。例如，若将1个电阻体R的电阻值r设为r＝8Ω，那么通过8r＝64Ω的电阻电路(基准电阻电路R8)，构成连接了第1连接电极3a及第2连接电极4a的电阻器6a。

再有，在所有保险丝F都未被熔断的状态下，基准电阻电路R8以外的多种电阻电路成为被短路的状态。也就是说，基准电阻电路R8上虽然串联连接有12种13个电阻电路R64～R/32，但各电阻电路因分别并联连接的保险丝F而短路，因此在电学特性上，各电阻电路都未被组合到元件5a中。

在本实施方式涉及的电阻器6a中，根据所要求的电阻值，将保险丝F选择性地例如用激光来熔断。由此，并联连接的保险丝F被熔断的电阻电路会被组合到元件5a中。由此，可以将元件5a整体的电阻值设为与被熔断的保险丝F相对应的电阻电路被串联连接而被组合到其中的电阻值。

尤其是，多种电阻电路具备：将具有相等的电阻值的电阻体R按电阻体R的个数以1个、2个、4个、8个、16个、32个...这样公比为2的等比数列增加的方式而串联连接的多种串联电阻电路；以及将相等的电阻值的电阻体R按电阻体R的个数以2个、4个、8个、16个...这样公比为2的等比数列增加的方式而并联连接的多种并联电阻电路。因此，通过将保险丝F(也包括前述的保险丝元件)选择性地熔断，从而将元件5a(电阻56a)整体的电阻值调整得精细且数字地调整为任意的电阻值，在各电阻器6a中可以产生期望值的电阻。

图27是第1参考例的其他实施方式涉及的元件5a的电路图。

如图26所示，取代将基准电阻电路R8及电阻电路R64～电阻电路R/32串联连接来构成的元件5a，当然也可以如图27所示那样构成元件5a。详细而言，也可以在第1连接电极3a及第2连接电极4a之间，通过基准电阻电路R/16与12种电阻电路R/16、R/8、R/4、R/2、R1、R2、R4、R8、R16、R32、R64、R128的并联连接电路之间的串联连接电路，来构成元件5a。

该情况下，在基准电阻电路R/16以外的12种的电阻电路上分别串联连接有保险丝F。在全部的保险丝F都未被熔断的状态下，在电特性上，各电阻电路都被组合到元件5a中。根据所要求的电阻值，若将保险丝F选择性地例如用激光来熔断，那么在电特性上，从元件5a分离与被熔断的保险丝F相对应的电阻电路(串联连接了保险丝F的电阻电路)，因此可调整各电阻器6a整体的电阻值。

图28是第1参考例的又一实施方式涉及的元件5a的电路图。

图28所示的元件5a的特征在于，是将多种电阻电路的串联连接、和多种电阻电路的并联连接串联连接在一起的电路结构。在串联连接的多种电阻电路中，与之前的实施方式同样，在每个电阻电路上并联连接着保险丝F，被串联连接的多种电阻电路全部因保险丝F而成为短路状态。因此，若将保险丝F熔断，则因该熔断的保险丝F而处于短路状态的电阻电路在电特性上被组合到元件5a中。

另一方面，在并联连接的多种电阻电路上分别串联连接了保险丝F。因此，通过将保险丝F熔断，从而在电特性上，能够从电阻电路的并联连接中切离被熔断的保险丝F串联连接着的电阻电路。

若采用该构成，例如，只要在并联连接侧制作1kΩ以下的小电阻、在串联连接侧制作1kΩ以上的电阻电路，就可以采用由相同的基本设计构成的电阻的电路网，来制作数Ω的小电阻到数MΩ的大电阻这样宽范围的电阻电路。也就是说，在各电阻器6a中，通过选择一个或多个保险丝F后将其切断，从而能够容易且迅速地应对多种电阻值。换言之，通过组合电阻值不同的多个电阻体R，从而可通过共用的设计来实现各种的电阻值的电阻器6a。

如上，在该芯片电阻器1a中，在镶边对象区域X内能够变更多个电阻体R(电阻电路)的连接状态。

图29A是芯片电阻器1a的示意性剖视图，是表示沿着图21的A-A的剖面构造的图。图29B是芯片电阻器1a的示意性剖视图，是表示沿着图21的B-B的剖面构造的图。

接着，参照图29A及图29B，更详细地说明芯片电阻器1a。其中，为了便于说明，在图29A及图29B中，针对前述的元件5a进行简化表示，并且对基板2a以外的各要素施以阴影。

在此，对前述的绝缘膜20a、钝化膜23a及树脂膜24a进行说明。

如前所述，绝缘膜20a覆盖基板2a的元件形成面2Aa的整个区域。具体是，如图29B所示，覆盖边界区域7a并横跨互相挨着的一对电阻器6a用的区域而一体地形成。在此，边界区域7a与各电阻器6a用的区域之间通过无高低差的平坦的表面而连续着，绝缘膜20a形成于该平坦面上。

钝化膜23a例如由SiN(氮化硅)构成，其厚度为(在此约为)。遍及元件形成面2Aa及侧面2Ca～2Fa各自的几乎整个区域而设置钝化膜23a。如图29A所示，元件形成面2Aa上的钝化膜23a从表面(图29A的上侧)覆盖着电阻体膜21a及电阻体膜21a上的各布线膜22a(也就是说元件5a)，且覆盖元件5a中的各电阻体R的上表面。因此，钝化膜23a也覆盖着前述的镶边对象区域X中的布线膜22a(参照图25(b))。再有，钝化膜23a与元件5a(布线膜22a及电阻体膜21a)相接，在电阻体膜21a以外的区域内还与绝缘膜20a相接。还有，钝化膜23a也覆盖边界区域7a。由此，元件形成面2Aa上的钝化膜23a作为覆盖元件形成面2Aa的整个区域且保护元件5a及绝缘膜20a的保护膜而发挥功能。再有，在元件形成面2Aa，通过钝化膜23a能防止电阻体R间的布线膜22a以外部位的短路(相邻的电阻体膜线21Aa间的短路)。

另一方面，分别设置在侧面2Ca～2Fa的钝化膜23a介于第1连接电极3a及第2连接电极4a的侧面部分与基板2a的侧面2Ca～2Fa之间，作为保护每一个侧面2Ca～2Fa的保护层而发挥功能。由此，在不想使第1连接电极3a及第2连接电极4a与基板2a短路的情况下，可以应对该要求。另外，由于钝化膜23a是极薄的膜，故在本实施方式中，将分别覆盖侧面2Ca～2Fa的钝化膜23a视为基板2a的一部分。因此，将分别覆盖侧面2Ca～2Fa的钝化膜23a视为侧面2Ca～2Fa本身。

树脂膜24a和钝化膜23a一起对芯片电阻器1a的元件形成面2Aa进行保护，由聚酰亚胺等树脂构成。树脂膜24a的厚度约为5μm。

如图29A所示，树脂膜24a覆盖着元件形成面2Aa上的钝化膜23a的表面(也包括被钝化膜23a覆盖着的电阻体膜21a及布线膜22a、以及边界区域7a)的整个区域。

在树脂膜24a中，各形成一个缺口部25a，缺口部25a在各电阻器6a中使布线膜22a中与第1连接电极3a及第2连接电极4a的侧面部分相对置的周缘部露出。各缺口部25a将树脂膜24a及钝化膜23a在各自的厚度方向上连续地贯通。因此，缺口部25a不仅形成在树脂膜24a中，也形成在钝化膜23a中。由此，各布线膜22a的靠近元件5a的内侧的周缘部和与相邻的电阻器6a相对置的周缘部被树脂膜24a选择性地覆盖着，其他沿着基板2a的周缘部85a的周缘部经由缺口部25a而被选择性地露出。布线膜22a中从各缺口部25a露出的表面成为外部连接用的焊盘区域22Aa。再有，在元件形成面2Aa上，从基板2a的周缘部85a朝向内方隔着规定间隔(例如3μm～6μm)而配置从缺口部25a露出的布线膜22a。再有，在缺口部25a的侧面整体地形成有绝缘膜26a。

各电阻器6a中，2个缺口部25a之中的一个缺口部25a被第1连接电极3a完全埋入，另一缺口部25a被第2连接电极4a完全埋入。如前所述，该第1连接电极3a及第2连接电极4a除了元件形成面2Aa外还具有覆盖侧面2Ca～2Fa的周缘部86a、87a。再有，第1连接电极3a及第2连接电极4a具有引出部27a，该引出部27a从树脂膜24a突出，沿着树脂膜24a的表面向基板2a的元件5a侧及边界区域7a侧引出该引出部27a。

在此，第1连接电极3a及第2连接电极4a分别从元件形成面2Aa侧及侧面2Ca～2Fa侧起按照Ni层33a、Pd层34a及Au层35a的顺序具有这些金属层。即，第1连接电极3a及第2连接电极4a都在元件形成面2Aa上的区域内具有由Ni层33a、Pd层34a及Au层35a构成的层叠构造，并且还在侧面2Ca～2Fa上的区域内也具有由Ni层33a、Pd层34a及Au层35a构成的层叠构造。因此，第1连接电极3a及第2连接电极4a都在Ni层33a与Au层35a之间夹装了Pd层34a。第1连接电极3a及第2连接电极4a中，都是Ni层33a占据各连接电极的大部分，Pd层34a及Au层35a与Ni层33a相比形成得非常薄。在将芯片电阻器1a安装到安装基板9a时(参照图21B～图21D)，Ni层33a具有对各缺口部25a的焊盘区域22Aa中的布线膜22a的Al和前述的焊锡13a进行中继的任务。

这样，在第1连接电极3a及第2连接电极4a中，Ni层33a的表面被Au层35a覆盖着，可防止Ni层33a的氧化。再有，第1连接电极3a及第2连接电极4a中，通过将Au层35a形成得较薄，从而即便在Au层35a中形成了贯通孔(针孔)，因为夹装在Ni层33a与Au层35a之间的Pd层34a会堵塞该贯通孔，所以可防止Ni层33a从该贯通孔露出至外部而被氧化的现象。

并且，在第1连接电极3a及第2连接电极4a中，Au层35a都露出到最表面。第1连接电极3a经由一个缺口部25a，在缺口部25a的焊盘区域22Aa内与布线膜22a电连接。第2连接电极4a经由另一缺口部25a，在该缺口部25a的焊盘区域22Aa内与布线膜22a电连接。在第1连接电极3a及第2连接电极4a中，Ni层33a都与焊盘区域22Aa连接。由此，第1连接电极3a及第2连接电极4a分别与元件5a电连接。在此，布线膜22a形成分别被连接至电阻体R的集合(电阻56a)、第1连接电极3a及第2连接电极4a的布线。

这样，形成了缺口部25a的树脂膜24a及钝化膜23a在使第1连接电极3a及第2连接电极4a从缺口部25a露出的状态下覆盖着元件形成面2Aa。因此，经由在树脂膜24a的表面中从缺口部25a突出的第1连接电极3a及第2连接电极4a，能够达成芯片电阻器1a与安装基板9a之间的电连接(参照图21B～图21D)。

图30A～图30I是表示图29A、29B所示的芯片电阻器1a的制造方法的图解式的剖视图。其中，在图30A～图30I中，虽然仅表示了图29A所对应的一个电阻器6a的剖面构造，但实际上是与该一个电阻器6a同时并行地制作另一电阻器6a的。

首先，如图30A所示，准备成为基板2a的基础的基板30a。该情况下，基板30a的表面30Aa是基板2a的元件形成面2Aa，基板30a的背面30Ba是基板2a的背面2Ba。

然后，对基板30a的表面30Aa进行热氧化，在表面30Aa形成由SiO2等构成的绝缘膜20a，在绝缘膜20a上形成元件5a(连接至电阻体R及电阻体R的布线膜22a)。具体是，通过溅射，首先在绝缘膜20a上全面地形成TiN、TiON或TiSiON的电阻体膜21a，进一步以与电阻体膜21a相接的方式在电阻体膜21a上层叠铝(Al)的布线膜22a。然后，采用光刻工艺，例如，通过RIE(Reactive Ion Etching：反应性离子蚀刻)等干式蚀刻，选择性地除去电阻体膜21a及布线膜22a来实现图案化，如图23A所示，得到俯视时隔着一定间隔沿着列方向而排列层叠了电阻体膜21a的一定宽度的电阻体膜线21Aa的结构。此时，也形成电阻体膜线21Aa及布线膜22a局部被切断的区域，并且在前述的镶边对象区域X中形成保险丝F及导体膜D(参照图22)。接下来，例如，通过湿式蚀刻，将层叠在电阻体膜线21Aa上的布线膜22a选择性地除去。其结果，能得到在电阻体膜线21Aa上隔着一定间隔R而层叠了布线膜22a的结构的元件5a。此时，为了确定电阻体膜21a及布线膜22a是否以目标尺寸形成，也可以测量元件5a整体的电阻值。

参照图30A，根据形成于1枚基板30a上的芯片电阻器1a的个数，在基板30a的表面30Aa上的多处形成元件5a。在基板30a中，若将形成了元件5a(前述的电阻56a)的1个区域称为芯片构件区域Y，则在基板30a的表面30Aa形成(设定)分别具有电阻56a的多个芯片构件区域Y(也就是说元件5a)。1个芯片构件区域Y与俯视了已完成的1个芯片电阻器1a(参照图29A及图29B)时的区域一致。并且，将基板30a的表面30Aa中相邻的芯片构件区域Y间的区域称为边界区域Z。边界区域Z呈带状，且俯视时以格子状延伸。在被边界区域Z划分开的1个格子之中配置有1个芯片构件区域Y。边界区域Z的宽度极窄，是1μm～60μm(例如20μm)，因此在基板30a中可确保较多的芯片构件区域Y，其结果，能够大量生产芯片电阻器1a。

接着，如图30A所示，通过CVD(Chemical Vapor Deposition：化学气相生长)法，遍及基板30a的表面30Aa的整个区域而形成由SiN构成的绝缘膜45a。绝缘膜45a将绝缘膜20a及绝缘膜20a上的元件5a(电阻体膜21a、布线膜22a)全部覆盖并与这些元件相接。因此，绝缘膜45a也覆盖前述的镶边对象区域X(参照图22)中的布线膜22a。再有，绝缘膜45a在基板30a的表面30Aa遍及整个区域而形成，因此在表面30Aa中，一直延伸到镶边对象区域X以外的区域而形成。由此，绝缘膜45a成为对表面30Aa(也包括表面30Aa上的元件5a)的整个区域进行保护的保护膜。

接着，如图30B所示，通过采用了掩模65a的蚀刻，选择性地除去绝缘膜45a。由此，在绝缘膜45a的一部分形成开口28a，在该开口28a中各焊盘区域22Aa露出。对于1个芯片电阻器1a的半成品50a来说，在各电阻器6a中各形成2个开口28a。

在各半成品50a中，在绝缘膜45a中形成开口28a之后，使电阻测量装置(未图示)的探针70a与各开口28a的焊盘区域22Aa接触，检测元件5a整体的电阻值。并且，隔着绝缘膜45a，将激光(未图示)照射至任意的保险丝F(参照图22)，由此利用激光来对前述的镶边对象区域X的布线膜22a进行镶边，将该保险丝F熔断。由此，通过将保险丝F熔断(镶边)来使其成为所需的电阻值，从而如前所述那样可调整半成品50a(换言之各芯片电阻器1a)整体的电阻值。此时，由于绝缘膜45a成为覆盖元件5a的覆膜，故可防止熔断时产生的碎片等附着于元件5a而产生短路的现象。再有，由于绝缘膜45a覆盖着保险丝F(电阻体膜21a)，所以可将激光的能量蓄积于保险丝F并将保险丝F可靠地熔断。然后，根据需要，通过CVD法在绝缘膜45a上形成SiN，将绝缘膜45a增厚。最终的绝缘膜45a(图30C所示出的状态)具有(在此约为)的厚度。此时，绝缘膜45a的一部分进入各开口28a而堵塞开口28a。

接着，如图30C所示，从绝缘膜45a上开始将由聚酰亚胺构成的感光性树脂的液体喷涂到基板30a，形成感光性树脂的树脂膜46a。表面30Aa上的树脂膜46a的表面沿着表面30Aa而变得平坦。接着，对树脂膜46a实施热处理(恢复处理)。由此，树脂膜46a的厚度热收缩，并且树脂膜46a固化，从而膜质变得稳定。

接着，如图30D所示，通过将树脂膜46a、绝缘膜45a及绝缘膜20a图案化，从而选择性地除去这些膜中与缺口部25a一致的部分。由此，形成缺口部25a，并且在边界区域Z中表面30Aa(绝缘膜20a)露出。

接着，如图30E所示，遍及基板30a的表面30Aa的整个区域而形成抗蚀剂图案41a。在抗蚀剂图案41a中形成有开口42a。

图31是图30E的工序中为了形成槽而采用的抗蚀剂图案的一部分的示意性俯视图。

参照图31，在将多个芯片电阻器1a(换言之前述的芯片构件区域Y)配置成矩阵状(还是格子状)的情况下，抗蚀剂图案41a的开口42a与俯视时相邻的芯片电阻器1a的轮廓间的区域(图31中施以阴影的部分，换言之边界区域Z)一致(对应)。因此，开口42a的整体形状成为具有多个相互正交的直线部分42Aa及42Ba的格子状。

在抗蚀剂图案41a中，在与芯片构件区域Y的四个角相接的位置处，具有向芯片构件区域Y的外侧凸出的弯曲形状的圆角形状部43a。圆角形状部43a形成为利用圆滑的曲线连接着芯片构件区域Y的相邻的两条边。因此，若通过将该抗蚀剂图案41a作为掩模来进行的等离子蚀刻形成槽44a(后述)，则槽44a在与芯片构件区域Y的四个角相接的位置处具有向芯片构件区域Y的外侧凸出的弯曲形状的圆角形状部。因此，在形成用于从基板30a切出芯片构件区域Y的槽44a的工序中，同时可将芯片构件1a的拐角部11a整形成圆角形状。即，无需追加专用的工序就能将拐角部11a加工成圆角形状。

参照图30E，通过以抗蚀剂图案41a作为掩模的等离子蚀刻，选择性地除去基板30a。由此，在相邻的元件5a(芯片构件区域Y)间的边界区域Z中的与布线膜22a隔着间隔的位置处，基板30a的材料被除去。其结果，在俯视时与抗蚀剂图案41a的开口42a一致的位置(边界区域Z)处，形成从基板30a的表面30Aa一直到达基板30a的厚度的一部分的规定深度的槽44a。通过相互对置的1对侧壁44Aa、和将该1对侧壁44Aa的下端(基板30a的背面30Ba侧的端)间相连结的底壁44Ba来划分槽44a。将基板30a的表面30Aa设为基准时的槽44a的深度约为100μm，槽44a的宽度(对置的侧壁44Aa间的间隔)约为20μm，在深度方向的整个区域内是恒定的。

基板30a中的槽44a的整体形状是与俯视时抗蚀剂图案41a的开口42a(参照图31)一致的格子状。并且，在基板30a的表面30Aa中，槽44a中的四边形框体部分(边界区域Z)包围着形成了各元件5a的芯片构件区域Y的周围。基板30a中形成了元件5a的部分是芯片电阻器1a的半成品50a。在基板30a的表面30Aa，半成品50a一个个位于被槽44a包围的芯片构件区域Y内，这些半成品50a整齐地被配置成矩阵状。这样通过形成槽44a，将基板30a分离成多个芯片构件区域Y各自的基板2a。形成槽44a之后，除去抗蚀剂图案41a。

接着，如图30F所示，通过CVD法，遍及基板30a的表面30Aa的整个区域而形成由SiN构成的绝缘膜47a。此时，在槽44a的内周面(前述的侧壁44Aa的划分面44Ca和底壁44Ba的上表面)的整个区域内也形成绝缘膜47a。

接着，如图30G所示，选择性地蚀刻绝缘膜47a。具体是，选择性地蚀刻绝缘膜47a中与表面30Aa平行的部分。由此，布线膜22a的焊盘区域22Aa露出，并且在槽44a中除去底壁44aB上的绝缘膜47a。

接着，通过无电解镀覆，从自各缺口部25a露出的布线膜22a开始使Ni、Pd及Au按顺序镀覆生长。镀覆一直持续到各镀膜在沿着表面30Aa的横向上生长并覆盖槽44a的侧壁44Aa上的绝缘膜47a为止。由此，如图30H所示，形成由Ni/Pd/Au层叠膜构成的第1连接电极3a及第2连接电极4a。

图32是用于说明第1连接电极3a及第2连接电极4a的制造工序的图。

详细而言，参照图32，首先，通过净化焊盘区域22Aa的表面来除去(脱脂)该表面的有机物(也包括碳的污点等污迹或油脂性的污垢)(步骤S1)。接着，除去该表面的氧化膜(步骤S2)。接着，在该表面实施锌酸盐(zincate)处理，该表面中的(布线膜22a的)Al被置换成Zn(步骤S3)。接着，用硝酸等来剥离该表面上的Zn，在焊盘区域22Aa内新的Al露出(步骤S4)。

接着，通过将焊盘区域22Aa浸渍于镀覆液中，从而在焊盘区域22Aa中的新的Al的表面实施Ni镀覆。由此，镀覆液中的Ni以化学方式被还原析出，在该表面形成Ni层33a(步骤S5)。

接着，通过将Ni层33a浸渍于其他镀覆液中，从而在该Ni层33a的表面实施Pd镀覆。由此，镀覆液中的Pd以化学方式被还原析出，在该Ni层33a的表面形成Pd层34a(步骤S6)。

接着，通过将Pd层34a进一步浸渍于其他镀覆液中，从而在该Pd层34a的表面实施Au镀覆。由此，镀覆液中的Au以化学方式被还原析出，在该Pd层34a的表面形成Au层35a(步骤S7)。由此，形成第1连接电极3a及第2连接电极4a，干燥形成后的第1连接电极3a及第2连接电极4a(步骤S8)，则第1连接电极3a及第2连接电极4a的制造工序结束。其中，在前后的步骤之间适当实施用水清洗半成品50a的工序。再有，也可以多次实施锌酸盐(zincate)处理。

在图30H中，表示了在各半成品50a中形成第1连接电极3a及第2连接电极4a之后的状态。

如上所述，由于通过无电解镀覆来形成第1连接电极3a及第2连接电极4a，故可以使作为电极材料的Ni、Pd及Al在绝缘膜47a上良好地镀覆生长。再有，与通过电解镀覆形成第1连接电极3a及第2连接电极4a的情况相比，可削减关于第1连接电极3a及第2连接电极4a的形成工序的工序数(例如，电解镀覆所需的光刻工序或抗蚀剂掩模的剥离工序等)，能够提高芯片电阻器1a的生产性。进而，在无电解镀覆的情况下，因为不需要电解镀覆所需的抗蚀剂掩模，所以在抗蚀剂掩模的位置偏离引起的关于第1连接电极3a及第2连接电极4a的形成位置处不会产生偏离，因此可提高第1连接电极3a及第2连接电极4a的形成位置精度，能够提高生产性。

再有，在该方法中，布线膜22a从缺口部25a露出，从布线膜22a到槽44a不会妨碍镀覆生长。因此，从布线膜22a到槽44a可以使它们直线镀覆生长。其结果，可以实现电极形成所需的时间的缩短。

这样，形成第1连接电极3a及第2连接电极4a后，进行第1连接电极3a及第2连接电极4a间的通电检查，然后从背面30Ba磨削基板30a。

具体是，形成槽44a之后，如图30I所示，由PET(聚对苯二甲酸乙二醇酯)构成的薄板状的具有粘贴面72a的支承带71a在粘贴面72a上被贴到各半成品50a中的第1连接电极3a及第2连接电极4a侧(也就是说表面30Aa)。由此，各半成品50a被支承带71a支承。在此，作为支承带71a，例如可采用碾压带。

在各半成品50a被支承带71a支承的状态下，从背面30Ba侧磨削基板30a。通过磨削，若将基板30a削薄至到达槽44a的底壁44Ba(参照图30H)的上表面为止，则由于不存在连结相邻的半成品50a的部分，因此以槽44a作为边界来分割基板30a，半成品50a被分离成个体，从而成为芯片电阻器1a的完成品。也就是说，在槽44a(换言之边界区域Z)处切断(分割)基板30a，由此切出各个芯片电阻器1a。另外，当然也可以通过从背面30Ba侧将基板30a蚀刻到槽44a的底壁44Ba为止来切出芯片电阻器1a。

在所完成的各芯片电阻器1a中，构成槽44a的侧壁44Aa的划分面44Ca的部分成为基板2a的侧面2Ca～2Fa的任一个，背面30Ba成为背面2Ba。也就是说，如前所述通过蚀刻来形成槽44a的工序(参照图30E)包含在形成侧面2Ca～2Fa的工序中。再有，绝缘膜45a及绝缘膜47a的一部分成为钝化膜23a，树脂膜46a成为树脂膜24a，绝缘膜47a的一部分成为绝缘膜26a。

如上所述，若形成槽44a后从背面30Ba侧磨削基板30a，则可将形成于基板30a的多个芯片构件区域Y一齐分割为各芯片电阻器1a(芯片构件)(可以一次性得到多个芯片电阻器1a的单片)。因此，通过缩短多个芯片电阻器1a的制造时间，能够实现芯片电阻器1a的生产性的提高。

另外，也可以通过对所完成的芯片电阻器1a中的基板2a的背面2Ba进行研磨或蚀刻来实现镜面化，以使背面2Ba变得美观。

图33A～图33D是表示图30I的工序后的芯片电阻器的回收工序的图解式的剖视图。

在图33A中，表示了已被单片化的多个芯片电阻器1a还紧贴于支承带71a的状态。在该状态下，如图33B所示，将热发泡薄片73a粘贴在各芯片电阻器1a的基板2a的背面2Ba。热发泡薄片73a包括薄片状的薄片主体74a和被揉入薄片主体74a内的多个发泡粒子75a。

薄片主体74a的粘贴力比支承带71a的粘贴面72a中的粘贴力强。因此，在将热发泡薄片73a粘贴于各芯片电阻器1a的基板2a的背面2Ba之后，如图33C所示，从各芯片电阻器1a剥离支承带71a，将芯片电阻器1a转印至热发泡薄片73a。此时，若向支承带71a照射紫外线(参照图33B的虚线箭头)，则因为粘贴面72a的粘贴性降低，所以容易从各芯片电阻器1a剥掉支承带71a。

接着，对热发泡薄片73a进行加热。由此，如图33D所示，在热发泡薄片73a中，薄片主体74a内的各发泡粒子75a发泡而从薄片主体74a的表面膨胀突出。其结果，热发泡薄片73a与各芯片电阻器1a的基板2a的背面2Ba的接触面积减小，从热发泡薄片73a自然地剥离(脱落)全部芯片电阻器1a。这样回收的芯片电阻器1a被安装于安装基板9a(参照图21B)、或被收纳到压花载带(未图示)所形成的收纳空间内。该情况下，与从支承带71a或热发泡薄片73a一个个剥离芯片电阻器1a的情况相比，可以实现处理时间的缩短。当然，在多个芯片电阻器1a紧贴于支承带71a的状态下(参照图33A)，也可以不采用热发泡薄片73a，而是以规定个数为单位从支承带71a直接剥离芯片电阻器1a。

图34A～图34C是表示图30I的工序后的芯片电阻器的回收工序(变形例)的图解式的剖视图。

也可以通过图34A～图34C所示的其他方法来回收各芯片电阻器1a。

在图34A中，与图33A同样地，表示了已单片化的多个芯片电阻器1a还紧贴在支承带71a上的状态。在该状态下，如图34B所示，将转印带77a粘贴于各芯片电阻器1a的基板2a的背面2Ba。转印带77a具有比支承带71a的粘贴面72a强的粘贴力。因此，如图34C所示，在将转印带77a粘贴至各芯片电阻器1之后，从各芯片电阻器1a剥离支承带71a。此时，如前所述，也可以为了降低粘贴面72a的粘贴性而向支承带71a照射紫外线(参照图34B的虚线箭头)。

在转印带77a的两端粘贴有回收装置(未图示)的框架78a。两侧的框架78a能够朝向相互靠近的方向或相互远离的方向移动。在从各芯片电阻器1剥离支承带71a之后，若使两侧的框架78a朝向相互远离的方向移动，则转印带77a伸展而变薄。由此，因为转印带77a的粘贴力降低，故容易从转印带77a剥掉各芯片电阻器1a。该状态下，若使搬运装置(未图示)的吸附喷嘴76a朝向芯片电阻器1a的元件形成面2Aa侧，则通过搬运装置(未图示)产生的吸附力，能将该芯片电阻器1a从转印带77a剥离并使其被吸附到吸附喷嘴76a。此时，通过图34C所示的突起79a，若从与吸附喷嘴76a相反的一侧隔着转印带77a而将芯片电阻器1a朝向吸附喷嘴76a侧顶起，则可以顺利地从转印带77a剥离芯片电阻器1a。这样回收的芯片电阻器1a在被吸附喷嘴76a吸附的状态下，由搬运装置(未图示)对其进行搬运。

以上，虽然对第1参考例的实施方式进行了说明，但第1参考例也可以通过其他方式来实施。例如，作为第1参考例的芯片构件的一例，在前述的实施方式中公开了芯片电阻器1a，但是本发明也能适用于芯片电容器、芯片二极管或芯片电感器等芯片构件。以下，对芯片电容器进行说明。

图35是第1参考例的其他实施方式涉及的芯片电容器101a的俯视图。图36是芯片电容器101a的示意性剖视图，是表示沿着图35的A-A的剖面构造的图。图37是将芯片电容器101a的一部分结构分开表示的分解立体图。

在从现在开始描述的芯片电容器101a中，对在前述的芯片电阻器1a中说明过的部分所对应的部分赋予同一参照符号，并省略关于该部分的详细说明。在芯片电容器101a中，赋予了与芯片电阻器1a中说明过的部分相同的参照符号的部分，只要没有特别说明，就都具备与芯片电阻器1a中说明过的部分相同的结构，可以实现与芯片电阻器1a中说明过的部分(尤其是与第1连接电极3a及第2连接电极4a相关的部分)相同的作用效果。

参照图36，与芯片电阻器1a同样地，芯片电容器101a是在共用的基板2a上搭载了作为第1参考例的多个芯片元件的一例的一对电容器106a(图35～图37中仅图示一个)的成对芯片。

各电容器106a具备：基板2a、配置在基板2a上(基板2a的元件形成面2Aa侧)的第1连接电极3a、以及同样配置在基板2a上的第2连接电极4a。在芯片电容器101a中，与芯片电阻器1a同样地，第1连接电极3a及第2连接电极4a具有横跨元件形成面2Aa及侧面2Ca～2Fa而形成的周缘部86a、87a，以便在基板2a的元件形成面2Aa上覆盖周缘部85a。因此，在将芯片电容器101a安装到安装基板9a的电路组件100a(参照图21B及图21C)中，与芯片电阻器1a的情况相同，由于可以增加焊锡13a对第1连接电极3a及第2连接电极4a的附着量，所以可以提高粘接强度。

在基板2a的元件形成面2Aa，在第1连接电极3a及第2连接电极4a之间的电容配置区域105a内，形成有多个电容要素C1～C9。多个电容要素C1～C9是构成前述的元件5a(在此是电容元件)的多个元件要素，被连接在第1连接电极3a及第2连接电极4a之间。详细而言，多个电容要素C1～C9经由多个保险丝单元107a(相当于前述的保险丝F)而分别被电连接成相对于第2连接电极4a可切离。

在如图36及图37所示，基板2a的元件形成面2Aa上形成有绝缘膜20a，在绝缘膜20a的表面形成有下部电极膜111a。下部电极膜111a遍及电容配置区域105a的几乎整个区域。另外，下部电极膜111a延伸到第1连接电极3a的正下方的区域。更具体的是，下部电极膜111a具有：在电容配置区域105a中作为电容要素C1～C9的共用的下部电极而发挥功能的电容电极区域111Aa；和配置在第1连接电极3a的正下方的用于引出外部电极的焊盘区域111Ba。电容电极区域111Aa位于电容配置区域105a，焊盘区域111Ba位于第1连接电极3a的正下方并与第1连接电极3a接触。

在电容配置区域105a中，形成电容膜(电介质膜)112a，以便覆盖下部电极膜111a(电容电极区域111Aa)并与其相接。电容膜112a遍及电容电极区域111Aa(电容配置区域105a)的整个区域。电容膜112a在本实施方式中还覆盖电容配置区域105a外的绝缘膜20a。

在电容膜112a上，形成有上部电极膜113a。在图35中，为了明确表示，将上部电极膜113a着色来表示。上部电极膜113a具有：位于电容配置区域105a的电容电极区域113Aa、位于第2连接电极4a的正下方并与第2连接电极4a接触的焊盘区域113Ba、以及配置在电容电极区域113Aa与焊盘区域113Ba之间的保险丝区域113Ca。

在电容电极区域113Aa中，上部电极膜113a被分割(分离)成多个电极膜部分(上部电极膜部分)131a～139a。在本实施方式中，各电极膜部分131a～139a均形成为四边形形状，从保险丝区域113Ca朝向第1连接电极3a而以带状延伸。多个电极膜部分131a～139a以多种对置面积，夹着电容膜112a(与电容膜112a相接)而与下部电极膜111a相对置。更具体的是，电极膜部分131a～139a与下部电极膜111a对应的对置面积可定为1∶2∶4∶8∶16∶32∶64∶128∶128。即，多个电极膜部分131a～139a包括对置面积不同的多个电极膜部分，更详细的是，包括具有设定成构成公比为2的等比数列的对置面积的多个电极膜部分131a～138a(或131a～137a，139a)。由此，通过各电极膜部分131a～139a和夹着电容膜112a而对置的下部电极膜111a分别构成的多个电容要素C1～C9，包括具有互不相同的电容值的多个电容要素。在电极膜部分131a～139a的对置面积之比如前述那样的情况下，电容要素C1～C9的电容值之比和该对置面积之比相等，是1∶2∶4∶8∶16∶32∶64∶128∶128。即，多个电容要素C1～C9包括电容值被设定成构成公比为2的等比数列的多个电容要素C1～C8(或C1～C7，C9)。

在本实施方式中，电极膜部分131a～135a形成为宽度相等且将长度之比设定成1∶2∶4∶8∶16的带状。再有，电极膜部分135a、136a、137a、138a、139a形成为长度相等且将宽度之比设定成1∶2∶4∶8∶8的带状。电极膜部分135a～139a延伸形成为遍及电容配置区域105a的第2连接电极4a侧的端缘到第1连接电极3a侧的端缘为止的范围，电极膜部分131a～134a形成得比这些电极膜部分135a～139a短。

焊盘区域113Ba形成为与第2连接电极4a几乎相似的形状，具有大致四边形的平面形状。如图36所示，焊盘区域113Ba中的上部电极膜113a与第2连接电极4a相接。

在基板2a上沿着焊盘区域113Ba的一条长边(相对于基板2a的周缘是内方侧的长边)而配置保险丝区域113Ca。保险丝区域113Ca包括沿着焊盘区域113Ba的所述一条长边排列的多个保险丝单元107a。

保险丝单元107a由与上部电极膜113a的焊盘区域113Ba相同的材料一体地形成。多个电极膜部分131a～139a和1个或多个保险丝单元107a一体地形成，经由这些保险丝单元107a而与焊盘区域113Ba连接，经由该焊盘区域113Ba而与第2连接电极4a电连接。如图35所示，面积比较小的电极膜部分131a～136a通过一个保险丝单元107a而与焊盘区域113Ba连接，面积比较大的电极膜部分137a～139a经由多个保险丝单元107a而与焊盘区域113Ba连接。无需采用全部的保险丝单元107a，在本实施方式中一部分保险丝单元107a未被使用。

保险丝单元107a包括：用于与焊盘区域113Ba进行连接的第1宽幅部107Aa、用于与电极膜部分131a～139a进行连接的第2宽幅部107Ba、和对第1及第2宽幅部107Aa、107Ba之间进行连接的窄幅部107Ca。窄幅部107Ca构成为可被激光切断(熔断)。由此，在电特性上，可以将电极膜部分131a～139a之中不需要的电极膜部分通过保险丝单元107a的切断而从第1及第2连接电极3a、4a切离。

图35及图37中虽然省略了图示，但如图36所示，包括上部电极膜113a的表面在内的芯片电容器101a的表面被前述的钝化膜23a覆盖着。钝化膜23a例如由氮化膜构成，不仅仅延伸至芯片电容器101a的上表面，还一直延伸到基板2a的侧面2Ca～2Fa，从而还覆盖侧面2Ca～2Fa的整个区域。在侧面2Ca～2Fa，介于基板2a与第1连接电极3a及第2连接电极4a之间。另外，在钝化膜23a上形成有前述的树脂膜24a。树脂膜24a覆盖元件形成面2Aa。

钝化膜23a及树脂膜24a是对芯片电容器101a的表面进行保护的保护膜。这些膜中，在与第1连接电极3a及第2连接电极4a对应的区域内，分别形成有前述的缺口部25a。缺口部25a将钝化膜23a及树脂膜24a贯通。另外，在本实施方式中，与第1连接电极3a对应的缺口部25a还贯通电容膜112a。

第1连接电极3a及第2连接电极4a分别嵌入缺口部25a中。由此，第1连接电极3a与下部电极膜111a的焊盘区域111Ba接合，第2连接电极4a与上部电极膜113a的焊盘区域113Ba接合。第1及第2连接电极3a、4a具有引出部27a，该引出部27a从树脂膜24a的表面突出，沿着树脂膜24a的表面向基板2a的内方(元件5a侧)引出该引出部27a。由此，能将芯片电容器101a倒装接合至安装基板。

图38是表示各电容器106a的内部电结构的电路图。第1连接电极3a与第2连接电极4a之间并联连接有多个电容要素C1～C9。各电容要素C1～C9与第2连接电极4a之间串联地夹装着由一个或多个保险丝单元107a分别构成的保险丝F1～F9。

在保险丝F1～F9全部被连接时，各电容器106a的电容值与电容要素C1～C9的电容值的总和相等。若将从多个保险丝F1～F9选出的1个或2个以上的保险丝切断，则与该切断的保险丝相对应的电容要素被切离，电容器106a的电容值减少与该被切离的电容要素的电容值相应的量。

因此，若测量焊盘区域111Ba、113Ba间的电容值(电容要素C1～C9的总电容值)，然后根据期望的电容值，利用激光来熔断从保险丝F1～F9中适当选出的一个或多个保险丝，则可以匹配至期望电容值(激光微调)。尤其是，若电容要素C1～C8的电容值被设定成构成公比为2的等比数列，则能够以最小的电容值(该等比数列的第一项的值)、即电容要素C1的电容值所对应的精度，实现匹配至目标电容值的微调整。

例如，可以如下述地确定电容要素C1～C9的电容值。

C1＝0.03125pF

C2＝0.0625pF

C3＝0.125pF

C4＝0.25pF

C5＝0.5pF

C6＝1pF

C7＝2pF

C8＝4pF

C9＝4pF

该情况下，能以0.03125pF的最小匹配精度对电容器106a的电容进行微调整。再有，通过从保险丝F1～F9中适当地选择应切断的保险丝，从而可提供10pF～18pF间的任意电容值的电容器106a。

如上，根据本实施方式，在第1连接电极3a及第2连接电极4a之间，设置有可通过保险丝F1～F9切离的多个电容要素C1～C9。电容要素C1～C9包括不同电容值的多个电容要素，更具体的是包括电容值被设定为构成等比数列的多个电容要素。由此，通过从保险丝F1～F9选择1个或多个保险丝并利用激光来熔断，从而无需变更设计就能应对多种电容值，可通过共用的设计来实现能准确地与期望电容值匹配的电容器106a。

以下，进一步详细说明芯片电容器101a的各部分。

参照图36，基板2a例如也可以是通过自背面侧(未形成电容要素C1～C9的表面)开始的磨削或研磨而被削薄的基板。作为基板2的材料，既可以采用硅基板为代表的半导体基板，也可以采用玻璃基板，还可以采用树脂薄膜。

绝缘膜20a也可以是氧化硅膜等氧化膜。其膜厚可以是左右。

下部电极膜111a优选为导电性膜，尤其优选金属膜，例如可以是铝膜。由铝膜构成的下部电极膜111a可通过溅射法来形成。上部电极膜113a也相同，优选由导电性膜、尤其是由金属膜构成，可以是铝膜。由铝膜构成的上部电极膜113a可通过溅射法来形成。用于将上部电极膜113a的电容电极区域113Aa分割为电极膜部分131a～139a、进一步将保险丝区域113Ca整形为多个保险丝单元107a的图案化，可通过光刻法及蚀刻工艺来进行。

电容膜112a例如可以由氮化硅膜来构成，其膜厚可以设为(例如)。电容膜112a也可以是通过等离子CVD(化学气相生长)而形成的氮化硅膜。

钝化膜23a例如可以由氮化硅膜构成，例如可通过等离子CVD法来形成。其膜厚可以设为左右。如前所述，树脂膜24a由聚酰亚胺膜以外的树脂膜构成。

第1及第2连接电极3a、4a例如可以通过层叠构造膜来构成，在该层叠构造膜中层叠了与下部电极膜111a或上部电极膜113a相接的镍层、层叠在该镍层上的钯层、以及层叠在该钯层上的金层，例如，可以通过镀覆法(更具体的是无电解镀覆法)来形成。镍层有助于提高相对于下部电极膜111a或上部电极膜113a的紧贴性，钯层作为抑制上部电极膜或下部电极膜的材料和第1及第2连接电极3a、4a的最上层的金的相互扩散的扩散防止层而发挥功能。

这种芯片电容器101a的制造工序与形成元件5a后的芯片电阻器1a的制造工序相同。

在芯片电容器101a中形成元件5a(电容元件)的情况下，首先，通过热氧化法和/或CVD法，在前述的基板30a(基板2a)的表面形成由氧化膜(例如氧化硅膜)构成的绝缘膜20a。接着，例如通过溅射法，在绝缘膜20a的表面的整个区域形成由铝膜构成的下部电极膜111a。下部电极膜111a的膜厚可以设为左右。接着，在该下部电极膜的表面，通过光刻法形成与下部电极膜111a的最终形状对应的抗蚀剂图案。将该抗蚀剂图案作为掩模来对下部电极膜进行蚀刻，由此可得到图35等示出的图案的下部电极膜111a。下部电极膜111a的蚀刻例如可以通过反应性离子蚀刻来进行。

接着，例如通过等离子CVD法，在下部电极膜111a上形成由氮化硅膜等构成的电容膜112a。在没有形成下部电极膜111a的区域内，在绝缘膜20a的表面形成电容膜112a。接着，在该电容膜112a上形成上部电极膜113a。上部电极膜113a例如由铝膜构成，可通过溅射法来形成。其膜厚可以设为左右。接着，通过光刻法，在上部电极膜113a的表面形成与上部电极膜113a的最终形状对应的抗蚀剂图案。通过将该抗蚀剂图案作为掩模的蚀刻，上部电极膜113a被图案化为最终形状(参照图35等)。由此，上部电极膜113a被整形成如下图案，即，在电容电极区域113Aa内具有被分割成多个电极膜部分131a～139a的部分，在保险丝区域113Ca内具有多个保险丝单元107a，具有与这些保险丝单元107a连接的焊盘区域113Ba。用于上部电极膜113a的图案化的蚀刻，既可以通过采用了磷酸等蚀刻液的湿式蚀刻来进行，也可以通过反应性离子蚀刻来进行。

如上，形成芯片电容器101a中的元件5a(电容要素C1～C9和保险丝单元107a)。

自该状态开始，进行用于熔断保险丝单元107a的激光微调(参照图30B)。即，将激光照射至构成根据所述总电容值的测量结果而选出的保险丝的保险丝单元107a，该保险丝单元107a的窄幅部107Ca(参照图35)被熔断。由此，从焊盘区域113Ba切离所对应的电容要素。在向保险丝单元107a照射激光时，通过作为覆膜的绝缘膜45a的移动，激光的能量蓄积在保险丝单元107a的附近，由此保险丝单元107a被熔断。由此，可以将芯片电容器101a的电容值可靠地设为目标电容值。

然后，仿照图30C～图30I的工序执行与芯片电阻器1a的情况相同的工序即可。

以上，说明了第1参考例的芯片构件(芯片电阻器1a或芯片电容器101a)，但第1参考例也可以通过其他方式来实施。

例如，在前述的实施方式中示出了设置一对电阻器6a或电容器106a的成对芯片的例子，但例如，第1参考例的芯片电阻器也可以是将电阻器6a或电容器106a并排配置3个的3串芯片、将这些元件并排配置4个的4串芯片、以及这以上的N串(N为5以上的整数)芯片。

再有，在前述的实施方式中，示出了在芯片电阻器1a的情况下具有多个电阻电路的例子，其中多个电阻电路具有形成公比为r(0＜r、r≠1)＝2的等比数列的电阻值，但是，该等比数列的公比也可以是2以外的数。再有，在芯片电容器101a的情况下，虽然也示出了具有多个电容要素的例子，其中电容要素具有形成公比为r(0＜r、r≠1)＝2的等比数列的电容值，但该等比数列的公比也可以是2以外的数。

还有，在芯片电阻器1a或芯片电容器101a中，虽然在基板2a的表面形成了绝缘膜20a，但只要基板2a是绝缘性的基板，也可以省略绝缘膜20a。

再者，在芯片电容器101a中，示出了只有上部电极膜113a被分割成多个电极膜部分的结构，但也可以仅将下部电极膜111a分割成多个电极膜部分、或将上部电极膜113a及下部电极膜111a都分割成多个电极膜部分。进而，在前述的实施方式中，虽然示出了上部电极膜或下部电极膜与保险丝单元被一体化的例子，但也可以由与上部电极膜或下部电极膜不同的导体膜形成保险丝单元。再有，前述的芯片电容器101a中，虽然形成了具有上部电极膜113a及下部电极膜111a的1层电容构造，但也可以隔着电容膜而在上部电极膜113a上层叠其他电极膜来层叠多个电容构造。

在芯片电容器101a中，也可以作为基板2a而采用导电性基板，将该导电性基板用作下部电极，以与导电性基板的表面相接的方式来形成电容膜112a。该情况下，也可以从导电性基板的背面引出一个外部电极。

再有，在将第1参考例适用于芯片电感器的情况下，该芯片电感器中形成于前述的基板2a上的元件5a包括具有多个电感要素(元件要素)的电感元件，且被连接在第1连接电极3a与第2连接电极4a之间。元件5a设置在前述的多层基板的多层布线中，且由布线膜22a形成。还有，在芯片电感器中，在基板2a上设置有前述的多个保险丝F，各电感要素经由保险丝F而以可切离的方式被连接到第1连接电极3a及第2连接电极4a。

该情况下，在芯片电感器中，通过选择并切断一个或多个保险丝F，从而可以将多个电感要素的组合图案设为任意的图案，因此可通过共用的设计来实现电特性各种各样的芯片电感器。

再有，在将第1参考例适用于芯片二极管的情况下，该芯片二极管中形成于前述的基板2a上的元件5a包括具备了多个二极管要素(元件要素)的二极管电路网(二极管元件)。二极管元件形成在基板2a上。在该芯片二极管中，通过选择并切断一个或多个保险丝F，从而可以将二极管电路网中的多个二极管要素的组合图案设为任意的图案，因此能以共用的设计实现二极管电路网的电特性各种各样的芯片二极管。

芯片电感器及芯片二极管都能实现与芯片电阻器1a及芯片电容器101a的情况相同的作用效果。

再有，在前述的第1连接电极3a及第2连接电极4a中，也可以省略夹装于Ni层33a与Au层35a之间的Pd层34a。因为Ni层33a与Au层35a的粘接性良好，所以只要是在Au层35a不能形成前述的针孔，那么当然也可以省略Pd层34a。

图39是表示采用第1参考例的芯片构件的电子设备的一例、即智能手机的外观的立体图。智能手机201a将电子构件收纳于扁平的长方体形状的框体202a的内部。框体202a在表面侧及背面侧具有长方形形状的一对主面，这一对主面通过4个侧面而结合。在框体202a的一个主面，露出了由液晶面板或有机EL面板等构成的显示面板203a的显示面。显示面板203a的显示面构成触摸面板，由此向使用者提供输入接口。

显示面板203a形成为占据框体202a的一个主面的大部分的长方形形状。按照沿着显示面板203a的一条短边的方式配置有操作按钮204a。在本实施方式中，沿着显示面板203a的短边而排列了多个(3个)操作按钮204a。使用者通过对操作按钮204a及触摸面板进行操作，从而可以对智能手机201a进行操作，可调用并执行所需的功能。

在显示面板203a的另一条短边的附近配置有扬声器205a。扬声器205a提供用于电话功能的听筒口，并且也被用作再生音乐数据等的音响化单元。另一方面，在操作按钮204a的附近，在框体202a的一个侧面配置有麦克风206a。麦克风206a除了提供用于电话功能的通话口以外，也可以用作录音用的麦克风。

图40是表示收纳于框体202a内部的电路组件100a的结构的图解式俯视图。电路组件100a包括前述的安装基板9a、和已被安装到安装基板9a的安装面9Aa上的电路构件。多个电路构件包括多个集成电路元件(IC)212a-220a和多个芯片构件。多个IC包括：传输处理IC212a、单频段TV接收IC213a、GPS接收IC214a、FM调谐器IC215a、电源IC216a、闪存217a、微型计算机218a、电源IC219a及基带IC220a。多个芯片构件(相当于本发明的芯片构件)包括：芯片电感器221a、225a、235a；芯片电阻器222a、224a、233a；芯片电容227a、230a、234a；及芯片二极管228a、231a。

传输处理IC212a内置有生成与显示面板203a对应的显示控制信号且用于接收来自显示面板203a表面的触摸面板的输入信号的电子电路。为了与显示面板203a进行连接，在传输处理IC212a上连接了挠性布线209a。

单频段TV接收IC213a内置有电子电路，该电子电路构成用于接收单频段广播(以便携式设备作为接收对象的地面数字电视广播)的电波的接收机。在单频段TV接收IC213a的附近，配置有多个芯片电感器221a和多个芯片电阻器222a。单频段TV接收IC213a、芯片电感器221a及芯片电阻器222a构成单频段广播接收电路223a。芯片电感器221a及芯片电阻器222a分别具有已准确地匹配的电感及电阻，向单频段广播接收电路223a提供高精度的电路常数。

GPS接收IC214a内置有接收来自GPS卫星的电波并输出智能手机201a的位置信息的电子电路。

FM调谐器IC215a和在其附近被安装到安装基板9a上的多个芯片电阻器224a及多个芯片电感器225a一起构成FM广播接收电路226a。芯片电阻器224a及芯片电感器225a分别具有已准确地匹配的电阻值及电感值，向FM广播接收电路226a提供高精度的电路常数。

在电源IC216a的附近，在安装基板9a的安装面上安装有多个芯片电容227a及多个芯片二极管228a。电源IC216a和芯片电容227a及芯片二极管228a一起构成电源电路229a。

闪存217a是用于记录操作系统程序、在智能手机201a的内部生成的数据、通过通信功能而从外部取得的数据以及程序等的存储装置。

微型计算机218a内置了CPU、ROM及RAM，是通过执行各种运算处理来实现智能手机201a的多个功能的运算处理电路。更具体的是，通过微型计算机218a的动作，能够实现用于图像处理或各种应用程序的运算处理。

在电源IC219a的附近，在安装基板9a的安装面安装有多个芯片电容230a及多个芯片二极管231a。电源IC219a和芯片电容230a及芯片二极管231a一起构成电源电路232a。

在基带IC220a的附近，在安装基板9a的安装面9Aa安装有多个芯片电阻器233a、多个芯片电容234a及多个芯片电感器235a。基带IC220a和芯片电阻器233a、芯片电容234a及芯片电感器235a一起构成基带通信电路236a。基带通信电路236a提供用于电话通信及数据通信的通信功能。

根据这种构成，将由电源电路229a、232a适当调整后的电力提供给传输处理IC212a、GPS接收IC214a、单频段广播接收电路223a、FM广播接收电路226a、基带通信电路236a、闪存217a及微型计算机218a。微型计算机218a响应经由传输处理IC212a而输入的输入信号，进行运算处理，从传输处理IC212a向显示面板203a输出显示控制信号，从而在显示面板203a上进行各种显示。

若通过触摸面板或操作按钮204a的操作而指示了单频段广播的接收，则通过单频段广播接收电路223a的动作，接收单频段广播。并且，通过微型计算机218a，执行用于将接收到图像输出至显示面板203a、将接收到的声音从扬声器205a输出的运算处理。

再有，在需要智能手机201a的位置信息时，微型计算机218a取得GPS接收IC214a输出的位置信息，执行采用了该位置信息的运算处理。

另外，若通过触摸面板或操作按钮204a的操作而输入了FM广播接收指令，则微型计算机218a启动FM广播接收电路226a，执行用于将接收到声音从扬声器205a输出的运算处理。

闪存217a存储通过通信取得的数据、或者存储通过微型计算机218a的运算或来自触摸面板的输入而生成的数据。微型计算机218a根据需要，对闪存217a写入数据，并且还从闪存217a读出数据。

电话通信或数据通信的功能是通过基带通信电路236a来实现的。微型计算机218a控制基带通信电路236a，进行用于收发声音或数据的处理。

另外，根据该第1参考例的实施方式的内容，除了权利要求书所记载的发明以外，还能提取以下的特征。

(项1)

一种多串芯片构件，包括：

多个芯片元件，在共用的基板上相互隔着间隔而配置多个芯片元件，各自的平面尺寸低于0.6mm×0.3mm的0603尺寸；和

一对电极，在各所述芯片元件中形成在所述基板的表面上。

根据该结构，不仅可实现多个芯片元件被配置在共用的基板上的多串芯片，而且各芯片元件的平面尺寸低于0603尺寸。由此，与现有技术相比，可缩小相对于安装基板的接合面积(安装面积)。

再有，通过将多串芯片构件设为N串芯片(N为正整数)，从而与将仅搭载了一个元件的芯片构件(单个芯片)装配N次的情况相比，通过1次装配作业就能安装具有相同功能的芯片构件。进而，与单个芯片相比，可增大每一个芯片的面积，因此可以稳定芯片装配的吸附动作。

(项2)

根据项1所述的多串芯片构件，在所述基板中，由无高低差的平坦的表面连接着互相挨着的所述芯片元件的边界区域和各所述芯片元件用的区域之间。

根据该结构，在基板的芯片元件的边界区域，可确保与各芯片元件用的区域相同的厚度，所以可防止该边界区域内的强度的降低。

(项3)

根据项1或2所述的多串芯片构件，还包括：介于所述电极与所述基板之间的绝缘膜，

所述绝缘膜在所述基板的表面形成为覆盖互相挨着的所述芯片元件的边界区域。

(项4)

根据项1～3的任一项所述的多串芯片构件，

所述一对电极分别配置在相互对置的所述基板的一个侧面侧及其相反的侧面侧，

各所述电极具有以覆盖所述基板的边缘部的方式横跨所述基板的表面及侧面而形成的周缘部。

根据该结构，因为除了基板的表面以外还在侧面形成了电极，故可扩大将多串芯片构件焊接到安装基板时的粘接面积。其结果，可以增加焊锡对电极的附着量，因此可以提高粘接强度。再有，因为焊锡以从基板的表面向侧面流入的方式吸附，所以在安装状态下，能够从基板的表面及侧面的两个方向保持芯片构件。因此，可以使芯片构件的安装形状稳定。

(项5)

根据项4所述的多串芯片构件，

所述多串芯片构件是在共用的所述基板上具备一对所述芯片元件的成对芯片构件，

所述电极的所述周缘部形成为覆盖所述基板的四个角的边角部。

根据该结构，可四点支承安装于安装基板后的成对芯片构件，因此可以进一步使安装形状稳定。

(项6)

根据项4或5所述的多串芯片构件，还包括：布线膜，在所述基板的表面与所述边缘部隔着间隔而形成，该布线膜电连接了所述电极。

根据该结构，因为布线膜独立于用于外部连接的电极，所以可以进行与在基板的表面上形成的元件图案相符的布线设计。

(项7)

根据项6所述的多串芯片构件，

对于所述布线膜来说，与被所述电极覆盖的所述基板的所述边缘部对置的部分选择性地露出着，除了该露出部分以外的部分被树脂膜选择性地覆盖着。

根据该结构，可以增加电极与布线膜间的接合面积，因此可以减少接触电阻。

(项8)

根据项7所述的多串芯片构件，

所述电极形成为从所述树脂膜的表面突出。

(项9)

根据项8所述的多串芯片构件，

所述电极包括：引出部，沿着所述树脂膜的表面朝横向引出该引出部，该引出部选择性地覆盖该表面。

(项10)

根据项1～9的任一项所述的多串芯片构件，

所述电极包括Ni层和Au层，所述Au层露出于最表面。

根据该结构，因为Ni层的表面被Au层覆盖，所以可防止Ni层氧化。

(项11)

根据项10所述的多串芯片构件，

所述电极还包括夹装在所述Ni层与所述Au层之间的Pd层。

根据该结构，通过削薄Au层，即便在Au层中形成了贯通孔(针孔)的情况下，由于夹装在Ni层与Au层之间的Pd层会堵塞该贯通孔，所以可防止Ni层从该贯通孔露出于外部而被氧化的现象。

(项12)

根据项1～11的任一项所述的多串芯片构件，

所述多个芯片元件包括平面尺寸为0.4mm×0.2mm的0402尺寸的芯片元件。

(项13)

根据项1～12的任一项所述的多串芯片构件，

所述多个芯片元件包括平面尺寸为0.3mm×0.15mm的03015尺寸的芯片元件。

根据该结构，由于可进一步减小多串芯片构件的尺寸，故可进一步缩小相对于安装基板的接合面积(安装面积)。

(项14)

根据项1～13的任一项所述的多串芯片构件，

所述多个芯片元件包括具有连接在所述一对电极间的电阻体的电阻器。

(项15)

根据项14所述的多串芯片构件，

所述电阻器包括：

多个所述电阻体；和

多个保险丝，每个保险丝设置在所述基板上，多个保险丝将所述多个电阻体以可分别切离的方式连接到所述电极。

根据该结构，通过选择一个或多个保险丝并将其切断，从而能够容易且迅速地应对多种电阻值。换言之，通过组合电阻值不同的多个电阻体，从而可通过共用的设计来实现各种各样电阻值的电阻器。

(项16)

根据项1～15的任一项所述的多串芯片构件，

所述多个芯片元件包括具有连接在所述一对电极间的电容的电容器。

(项17)

根据项16所述的多串芯片构件，

所述电容器包括：

构成所述电容的多个电容要素；和

多个保险丝，每个保险丝设置在所述基板上，多个保险丝将所述多个电容要素以可分别切离的方式连接到所述电极。

根据该结构，通过选择一个或多个保险丝并将其切断，从而能够容易且迅速地应对多种电容值。换言之，通过组合电容值不同的多个电容要素，从而可通过共用的设计来实现各种各样电容值的电容器。

(项18)

一种电路组件，包括：

项1～17的任一项所述的多串芯片构件；

安装基板，在与所述基板的表面对置的安装面上具有被焊接至所述电极的连接盘。

根据该结构，可缩小相对于安装基板的接合面积(安装面积)，能提供具备可实现装配作业的效率化的多串芯片构件的电路组件。

(项19)

一种电子设备，包括：

项18所述的电路组件；和

收纳了所述电路组件的框体。

根据该结构，可缩小相对于安装基板的接合面积(安装面积)，能提供具备可实现装配作业的效率化的多串芯片构件的电子构件。

<第2参考例>

第2参考例的目的在于，提供一种可向基板(基底基板)赋予优越的绝缘性且可抑制高频特性的降低的芯片构件。

第2参考例的其他目的在于，提供一种具备第2参考例的芯片构件的电路组件以及具备这种电路组件的电子设备。

以下，参照附图来详细地说明第2参考例的实施方式。

图41A是用于说明第2参考例的一实施方式涉及的芯片电阻器的构成的示意性立体图。

该芯片电阻器1b是微小的芯片构件，如图41A所示，呈长方体形状。芯片电阻器1b的平面形状是正交的两个边(长边81b、短边82b)分别为0.4mm以下、0.2mm以下的矩形。优选地，关于芯片电阻器1b的尺寸是长度L(长边81b的长度)约为0.3mm、宽度W(短边82b的长度)约为0.15mm、厚度T约为0.1mm。

在基板上将多个芯片电阻器1b形成为格子状后在该基板中形成槽，然后进行背面研磨(或利用槽来分割该基板)，从而分离成各芯片电阻器1b，由此得到该芯片电阻器1b。

芯片电阻器1b主要具备：构成芯片电阻器1b的主体的基板2b；成为外部连接电极的第1连接电极3b及第2连接电极4b；通过由第1连接电极3b及第2连接电极4b进行外部连接的元件5b。

基板2b既可以采用不含用于决定其导电型的杂质的硅基板所代表的半导体基板，也可以采用玻璃基板，还可以采用树脂薄膜。也就是说，不含有将基板2b作成n型或p型时所掺杂的n型杂质(例如，磷、砷、锑等)、或p型杂质(例如硼等)。由此，基板2b是电阻值为100Ω·cm以上、优选1000Ω·cm以上的高电阻基板。这种基板2b可以通过在基底基板(晶片)中不掺杂n型杂质或p型杂质来制作。

通过对基板2b采用这种构成，从而可以对基板2b赋予优越的绝缘性。因为基板2b表现出良好的绝缘性，所以能够使形成在夹着后述的绝缘膜20b而对置的基板2b与第1连接电极3b及第2连接电极4b之间的寄生电容成为零，或者，与采用含杂质的基板相比可以降低该寄生电容。其结果，可降低该寄生电容对设备特性造成的影响，因此可以改善芯片电阻器1b的高频特性等。

基板2b是大致长方体的芯片形状。在基板2b中，形成图41A中的上表面的一个表面是元件形成面2Ab。元件形成面2Ab是在基板2b中形成元件5b的表面，大致是长方形形状。在基板2b的厚度方向上与元件形成面2Ab相反的一侧的面是背面2Bb。元件形成面2Ab和背面2Bb几乎是相同尺寸、相同形状，且相互平行。将由元件形成面2Ab中的一对长边81b及短边82b划分出的矩形状的边缘称为周缘部85b，将由背面2Bb中的一对长边81b及短边82b划分出的矩形状的边缘称为周缘部90b。若从与元件形成面2Ab(背面2Bb)正交的法线方向观察，则周缘部85b与周缘部90b重叠(参照后述的图41C)。

作为元件形成面2Ab及背面2Bb以外的表面，基板2b具有多个侧面(侧面2Cb、侧面2Db、侧面2Eb及侧面2Fb)。多个侧面与元件形成面2Ab及背面2Bb分别交叉(详细而言是正交)着延伸，连接元件形成面2Ab及背面2Bb之间。

侧面2Cb架设在元件形成面2Ab及背面2Bb中的长边方向一侧(图41A中的左跟前侧)的短边82b之间，侧面2Db架设在元件形成面2Ab及背面2Bb中的长边方向另一侧(图41A中的右里侧)的短边82b之间。侧面2Cb及侧面2Db是该长边方向上的基板2b的两端面。侧面2Eb架设在元件形成面2Ab及背面2Bb中的短边方向一侧(图41A中的左里侧)的长边81b之间，侧面2Fb架设在元件形成面2Ab及背面2Bb中的短边方向另一侧(图41A中的右跟前侧)的长边81b之间。侧面2Eb及侧面2Fb是该短边方向上的基板2b的两端面。侧面2Cb及侧面2Db分别与侧面2Eb及侧面2Fb的每一个交叉(详细而言是正交)。因此，元件形成面2Ab～侧面2Fb中相邻的面彼此成直角。

在基板2b中，元件形成面2Ab及侧面2Cb～2Fb各自的整个区域被钝化膜23b覆盖。因此，严密来说，在图41A中元件形成面2Ab及侧面2Cb～2Fb各自的整个区域位于钝化膜23b的内侧(里侧)，并未露出到外部。另外，芯片电阻器1b具有树脂膜24b。树脂膜24b覆盖元件形成面2Ab上的钝化膜23b的整个区域(周缘部85b及其内侧区域)。关于钝化膜23b及树脂膜24b，以后详说。

第1连接电极3b及第2连接电极4b横跨元件形成面2Ab及侧面2Cb～2Fb而一体地形成，以便在基板2b的元件形成面2Ab上覆盖周缘部85b。第1连接电极3b及第2连接电极4b分别通过例如以Ni(镍)、Pd(钯)及Au(金)的顺序在元件形成面2Ab上层叠这些金属而构成。在元件形成面2Ab的长边方向上相互隔着间隔而配置第1连接电极3b及第2连接电极4b。在该配置位置处，第1连接电极3b形成为一体地覆盖芯片电阻器1b的沿着一条短边82b(靠近侧面2Cb的短边82b)及其两侧的一对长边81b的三个侧面2Cb、2Eb、2Fb。另一方面，第2连接电极4b形成为一体地覆盖芯片电阻器1b的沿着另一短边82b(靠近侧面2Db的短边82b)及其两侧的一对长边81b的三个侧面2Db、2Eb、2Fb。由此，在基板2b的长边方向两端部中侧面彼此相交的各拐角部11b分别被第1连接电极3b或第2连接电极4b覆盖。

第1连接电极3b及第2连接电极4b在从前述的法线方向看到的俯视中，是几乎相同的尺寸且相同的形状。第1连接电极3b具有构成俯视时4个边的1对长边3Ab及短边3Bb。长边3Ab与短边3Bb在俯视时正交。第2连接电极4b具有构成俯视时的4个边的1对长边4Ab及短边4Bb。长边4Ab与短边4Bb在俯视时正交。长边3Ab及长边4Ab与基板2b的短边82b平行地延伸，短边3Bb及短边4Bb与基板2b的长边81b平行地延伸。再有，芯片电阻器1b在背面2Bb不具备电极。

元件5b是电路元件，形成在基板2b的元件形成面2Ab中的第1连接电极3b与第2连接电极4b之间的区域内，从上面被钝化膜23b及树脂膜24b覆盖。本实施方式的元件5b是电阻56b。电阻56b通过在元件形成面2Ab上将具有相等的电阻值的多个(单位)电阻体R排列成矩阵状的电路网构成。电阻体R由TiN(氮化钛)、TiON(氧氮化钛)或TiSiON构成。元件5b与后述的布线膜22b电连接且经由布线膜22b而被电连接到第1连接电极3b及第2连接电极4b。也就是说，元件5b形成在基板2b上且被连接在第1连接电极3b与第2连接电极4b之间。

图41B是沿着芯片电阻器的长边方向将已在安装基板安装了芯片电阻器的状态下的电路组件切断时的示意性剖视图。其中，在图41B中以剖面图仅表示主要部分。

如图41B所示，芯片电阻器1b安装于安装基板9b。该状态下的芯片电阻器1b及安装基板9b构成电路组件100b。图41B中的安装基板9b的上表面是安装面9Ab。在安装面9Ab形成有与安装基板9b的内部电路(未图示)相连的一对(2个)连接盘88b。各连接盘88b例如由Cu构成。在各连接盘88b的表面以焊锡13b从该表面突出设置焊锡13b。

在将芯片电阻器1b安装至安装基板9b的情况下，将自动安装机(未图示)的吸附喷嘴91b吸附于芯片电阻器1b的背面2Bb之后移动吸附喷嘴91b，由此搬运芯片电阻器1b。此时，吸附喷嘴91b吸附在背面2Bb的长边方向中的大致中央部分。如前所述，由于第1连接电极3b及第2连接电极4b仅设置在芯片电阻器1b的单面(元件形成面2Ab)及侧面2Cb～2Fb中的元件形成面2Ab侧的端部，故芯片电阻器1b中，背面2Bb是没有电极(凹凸)的平坦面。由此，在将吸附喷嘴91b吸附于芯片电阻器1b并使之移动的情况下，能使吸附喷嘴91b吸附在平坦的背面2Bb上。换言之，若是平坦的背面2Bb，则能够增加吸附喷嘴91b可吸附的部分的富余。由此，能使吸附喷嘴91b可靠地吸附于芯片电阻器1b，不会在途中使芯片电阻器1b从吸附喷嘴91b脱落，能够可靠地进行搬运。

并且，使吸附了芯片电阻器1b的吸附喷嘴91b移动至安装基板9b。此时，芯片电阻器1b的元件形成面2Ab和安装基板9b的安装面9Ab相互对置。该状态下，使吸附喷嘴91b移动并按压至安装基板9b，在芯片电阻器1b中使第1连接电极3b与一个连接盘88b的焊锡13b接触、使第2连接电极4b与另一连接盘88b的焊锡13b接触。接着，若对焊锡13b进行加热，则焊锡13b熔化。然后，若冷却焊锡13b而使之凝固，则第1连接电极3b与该一个连接盘88b经由焊锡13b而接合，第2连接电极4b与该另一连接盘88b经由焊锡13b而接合。也就是说，2个连接盘88b分别被焊接至第1连接电极3b及第2连接电极4b中对应的电极上。由此，向芯片电阻器1b的安装基板9b的安装(倒装连接)结束，完成电路组件100b。其中，为了提高焊锡润湿性及可靠性，期望作为外部连接电极而发挥功能的第1连接电极3b及第2连接电极4b由金(Au)形成、或如后述那样对表面实施金镀覆。

在完成状态的电路组件100b中，芯片电阻器1b的元件形成面2Ab和安装基板9b的安装面9Ab隔着间隙而对置且平行地延伸(还可参照图41C)。该间隙的尺寸相当于第1连接电极3b或第2连接电极4b中从元件形成面2Ab突出的部分的厚度与焊锡13b的厚度的合计。

图41C是从元件形成面侧看已安装到安装基板的状态的芯片电阻器的示意性俯视图。接着，参照图41B及图41C来说明芯片电阻器1b的安装形状。

首先，如图41B所示，在剖视下，例如元件形成面2Ab上的表面部分和侧面2Cb、2Db上的侧面部分成为一体，由此第1连接电极3b及第2连接电极4b形成为L字状。因此，如图41C所示，若从安装面9Ab(元件形成面2Ab)的法线方向(与这些面正交的方向)试着观察电路组件100b(严密来说，芯片电阻器1b与安装基板9b的接合部分)，则对第1连接电极3b与一个连接盘88b进行接合的焊锡13b不仅吸附在第1连接电极3b的表面部分，还吸附在侧面部分。同样地，对第2连接电极4b与另一连接盘88b进行接合的焊锡13b也不仅吸附在第2连接电极4b的表面部分，还吸附在侧面部分。

这样，在芯片电阻器1b中，第1连接电极3b形成为一体地覆盖基板2b的三个侧面2Cb、2Eb、2Fb，第2连接电极4b形成为一体地覆盖基板2b的三个侧面2Db、2Eb、2Fb。即，除了基板2b的元件形成面2Ab以外还在侧面2Cb～2Fb形成电极，因此可以扩大将芯片电阻器1b焊接到安装基板9b时的粘接面积。其结果，由于可以增加焊锡13b对第1连接电极3b及第2连接电极4b的附着量，所以能提高粘接强度。

再有，如图41C所示，焊锡13b以从基板2b的元件形成面2Ab向侧面2Cb～2Fb流入的方式吸附。因此，在安装状态下，在三个侧面2Cb、2Eb、2Fb上由焊锡13b来保持第1连接电极3b，在三个侧面2Db、2Eb、2Fb上由焊锡13b来保持第2连接电极4b，由此可以利用焊锡13b固定矩形状的芯片电阻器1b的全部侧面2Cb～2Fb。由此，可以稳定芯片电阻器1b的安装形状。

接着，主要说明芯片电阻器1b中的其他结构。

图42是芯片电阻器的俯视图，是表示第1连接电极、第2连接电极、元件的配置关系以及元件的俯视时的结构(布局图案)的图。

参照图42，元件5b成为电阻电路网。具体是，元件5b具有共计352个电阻体R，这些电阻体由沿着行方向(基板2b的长边方向)排列的8个电阻体R、及沿着列方向(基板2b的宽度方向)排列的44个电阻体R构成。这些电阻体R是构成元件5b的电阻电路网的多个元件要素。

通过将这些多个电阻体R按1个～64个的规定个数集中电连接，从而形成多种电阻电路。所形成的多种电阻电路通过导体膜D(由导体形成的布线膜)被连接成规定的形态。另外，在基板2b的元件形成面2Ab设置有多个保险丝F，为了在电特性上将电阻电路组合到元件5b或从元件5b分离，可切断(熔断)这些保险丝F。沿着第1连接电极3b的内侧边将多个保险丝F及导体膜D排列成配置区域成为直线状。更具体的是，配置成多个保险丝F及导体膜D相邻，其排列方向呈直线状。多个保险丝F以相对于第1连接电极3b可分别切断(切离)的方式连接多种电阻电路(每个电阻电路的多个电阻体R)。

图43A是将图42所示的元件的一部分放大后描绘出的俯视图。图43B是沿着为了说明元件中的电阻体的构成而描绘出的图43A的B-B的长度方向的纵剖视图。图43C是沿着为了说明元件中的电阻体的构成而描绘出的图43A的C-C的宽度方向的纵剖视图。

参照图43A、图43B及图43C，对电阻体R的构成进行说明。

芯片电阻器1b除前述的布线膜22b、钝化膜23b及树脂膜24b以外，还具备绝缘膜20b与电阻体膜21b(参照图43B及图43C)。绝缘膜20b、电阻体膜21b、布线膜22b、钝化膜23b及树脂膜24b形成在基板2b(元件形成面2Ab)上。

绝缘膜20b由SiO2(氧化硅)构成。绝缘膜20b覆盖基板2b的元件形成面2Ab的整个区域。绝缘膜20b的厚度约为

电阻体膜21b形成在绝缘膜20b上。电阻体膜21b由TiN、TiON或TiSiON形成。电阻体膜21b的厚度约为电阻体膜21b构成在第1连接电极3b与第2连接电极4b之间平行地以直线状延伸的多条电阻体膜(以下称为“电阻体膜线21Ab”)，电阻体膜线21Ab有时会在行方向上在规定位置处被切断(参照图43A)。

在电阻体膜线21Ab上层叠有布线膜22b。布线膜22b由Al(铝)或铝与Cu(铜)的合金(AlCu合金)构成。布线膜22b的厚度约为布线膜22b在行方向上隔着一定间隔R而层叠在电阻体膜线21Ab上，且与电阻体膜线21Ab相接。

若用电路记号来表示该结构的电阻体膜线21Ab及布线膜22b的电特征，则如图44所示。即，如图44(a)所示，规定间隔R的区域的电阻体膜线21Ab部分分别形成具有一定电阻值r的1个电阻体R。

并且，在层叠了布线膜22b的区域内，布线膜22b将相邻的电阻体R彼此电连接，由此电阻体膜线21Ab因该布线膜22b而被短路。由此，形成由图44(b)所示的电阻值为r的电阻体R的串联连接构成的电阻电路。

再有，相邻的电阻体膜线21Ab彼此通过电阻体膜21b及布线膜22b而被连接着，故图43A所示的元件5b的电阻电路网构成图44(c)所示的(由前述的电阻体R的单位电阻构成的)电阻电路。这样，电阻体膜21b及布线膜22b构成电阻体R或电阻电路(也就是说元件5b)。并且，各电阻体R包括：电阻体膜线21Ab(电阻体膜21b)、及在行方向上隔着一定间隔而层叠于电阻体膜线21Ab上的多个布线膜22b，未层叠布线膜22b的一定间隔R部分的电阻体膜线21Ab构成1个电阻体R。构成电阻体R的部分中的电阻体膜线21Ab的形状及大小全部相等。由此，在基板2b上被排列成矩阵状的多个电阻体R具有相等的电阻值。

再有，层叠在电阻体膜线21Ab上的布线膜22b形成电阻体R，并且也起到用于连接多个电阻体R来构成电阻电路的导体膜D的作用(参照图42)。

图45(a)是将图42所示的芯片电阻器的俯视图的一部分放大后描绘出的包括保险丝的区域的部分放大俯视图，图45(b)是表示沿着图45(a)的B-B的剖面构造的图。

如图45(a)及(b)所示，前述的保险丝F及导体膜D也由形成电阻体R的层叠在电阻体膜21b上的布线膜22b形成。即，在与形成电阻体R的层叠在电阻体膜线21Ab上的布线膜22b相同的层上，通过与布线膜22b相同的金属材料即Al或AlCu合金来形成保险丝F及导体膜D。其中，如前所述，布线膜22b为了形成电阻电路，也被用作对多个电阻体R进行电连接的导体膜D。

也就是说，在层叠在电阻体膜21b上的同一层中，对于用于形成电阻体R的布线膜、保险丝F、导体膜D、以及用于将元件5b连接至第1连接电极3b及第2连接电极4b的布线膜而言，作为布线膜22b，采用同一金属材料(Al或AlCu合金)形成。其中，使保险丝F不同于(区别于)布线膜22b的原因在于：将保险丝F形成得细到容易切断；以及配置成在保险丝F的周围不存在其他电路要素。

在此，在布线膜22b中将配置了保险丝F的区域称为镶边对象区域X(参照图42及图45(a))。镶边对象区域X是沿着第1连接电极3b的内侧边的直线状区域，在镶边对象区域X内不仅配置有保险丝F，还配置有导体膜D。再有，在镶边对象区域X的布线膜22b的下方也形成有电阻体膜21b(参照图45(b))。并且，保险丝F是在布线膜22b中布线间距离比镶边对象区域X以外的部分大的(更远离了周围的)布线。

另外，保险丝F不仅指代布线膜22b的一部分，也可以指代电阻体R(电阻体膜21b)的一部分和电阻体膜21b上的布线膜22b的一部分的集合(保险丝元件)。

还有，虽然仅对保险丝F采用与导体膜D同一层的情况进行了说明，但在导体膜D中，也可以在其上再层叠其他导体膜，以降低导体膜D整体的电阻值。其中，即便在该情况下，只要不在保险丝F上层叠导体膜，保险丝F的熔断性就不会变差。

图46是第2参考例的实施方式涉及的元件的电路图。

参照图46，元件5b是自第1连接电极3b起按基准电阻电路R8、电阻电路R64、2个电阻电路R32、电阻电路R16、电阻电路R8、电阻电路R4、电阻电路R2、电阻电路R1、电阻电路R/2、电阻电路R/4、电阻电路R/8、电阻电路R/16、电阻电路R/32的顺序将这些电阻电路串联连接而构成的。基准电阻电路R8及电阻电路R64～R2分别通过将与自身后缀的数(R64的情况下是“64”)相同数的电阻体R串联连接而构成。电阻电路R1由1个电阻体R构成。电阻电路R/2～R/32分别通过将与自身后缀的数(R/32的情况下是“32”)相同数的电阻体R并联连接而构成。对于电阻电路的后缀的数的含义，在后述的图47及图48中也相同。

并且，相对于基准电阻电路R8以外的电阻电路R64～电阻电路R/32的每一个，各并联连接一个保险丝F。保险丝F彼此直接或经由导体膜D(参照图45(a))而被串联连接着。

如图46所示，在全部保险丝F都未被熔断的状态下，元件5b构成由设置在第1连接电极3b及第2连接电极4b间的8个电阻体R的串联连接构成的基准电阻电路R8的电阻电路。例如，若将1个电阻体R的电阻值r设为r＝8Ω，那么由8r＝64Ω的电阻电路(基准电阻电路R8)构成连接了第1连接电极3b及第2连接电极4b的芯片电阻器1b。

再有，在全部保险丝F都未被熔断的状态下，基准电阻电路R8以外的多种电阻电路处于短路的状态。也就是说，基准电阻电路R8虽然串联连接了12种13个电阻电路R64～R/32，但各电阻电路分别因并联连接的保险丝F而处于短路，因此在电特行上，各电阻电路并未被组合到元件5b中。

在本实施方式涉及的芯片电阻器1b中，根据所要求的电阻值，将保险丝F选择性地、例如利用激光来熔断。由此，并联连接的保险丝F被熔断的电阻电路将会被组合到元件5b中。由此，可以将元件5b整体的电阻值设为与已被熔断的保险丝F相对应的电阻电路被串联连接而被组合到其中的电阻值。

尤其是，多种电阻电路具备：具有相等的电阻值的电阻体R按电阻体R的个数以1个、2个、4个、8个、16个、32个...这样公比为2的等比数列增加的方式被串联连接的多种串联电阻电路；以及相等的电阻值的电阻体R按电阻体R的个数以2个、4个、8个、16个...这样公比为2的等比数列增加的方式被并联连接的多种并联电阻电路。因此，通过将保险丝F(也包括前述的保险丝元件)选择性地熔断，从而能够细致且数字地将元件5b(电阻56b)整体的电阻值调整成任意的电阻值，在芯片电阻器1b中可以产生期望值的电阻。

图47是第2参考例的其他实施方式涉及的元件的电路图。

如图46所示，取代将基准电阻电路R8及电阻电路R64～电阻电路R/32串联连接来构成元件5b的方式，当然也可以如图47所示那样构成元件5b。详细而言，也可以在第1连接电极3b及第2连接电极4b之间，通过基准电阻电路R/16与12种电阻电路R/16、R/8、R/4、R/2、R1、R2、R4、R8、R16、R32、R64、R128的并联连接电路之间的串联连接电路来构成元件5b。

该情况下，基准电阻电路R/16以外的12种电阻电路上分别串联连接有保险丝F。在全部保险丝F都未被熔断的状态下，在电特性上，各电阻电路都被组合到元件5b中。根据所要求的电阻值，若将保险丝F选择性地、例如利用激光来熔断，那么在电特性上，从元件5b分离与被熔断的保险丝F相对应的电阻电路(串联连接了保险丝F的电阻电路)，因此可以调整芯片电阻器1b整体的电阻值。

图48是第2参考例的又一实施方式涉及的元件的电路图。

图48所示的元件5b的特征是，多种电阻电路的串联连接和多种电阻电路的并联连接被串联地连接的电路结构。对于串联连接的多种电阻电路而言，与之前的实施方式相同，在每个电阻电路上并联地连接保险丝F，串联连接的多种电阻电路全部因保险丝F而成为短路状态。因此，若将保险丝F熔断，则在电特性上，因该被熔断的保险丝F而处于短路状态的电阻电路将会被组合到元件5b中。

另一方面，在并联连接的多种电阻电路上分别串联地连接有保险丝F。因此，通过将保险丝F熔断，从而在电特性上，能够从电阻电路的并联连接中切离被熔断的保险丝F串联地连接着的电阻电路。

若采取该构成，则例如在并联连接侧生成1kΩ以下的小电阻、在串联连接侧创建1kΩ以上的电阻电路，那么可以采用由相等的基本设计构成的电阻的电路网来创建数Ω的小电阻到数MΩ的大电阻的宽范围的电阻电路。也就是说，在芯片电阻器1b中，通过选择一个或多个保险丝F并将其切断，从而可以容易且迅速地应对多种电阻值。换言之，通过组合电阻值不同的多个电阻体R，从而可以通过共用的设计来实现各种各样电阻值的芯片电阻器1b。

如上所述，在该芯片电阻器1b中，在镶边对象区域X内能变更多个电阻体R(电阻电路)的连接状态。

图49是芯片电阻器的示意性剖视图。

接着，参照图49，更详细地说明芯片电阻器1b。其中，为了便于说明，在图49中对前述的元件5b进行简化表示，并且对基板2b以外的各要素施以阴影。

在此，对前述的钝化膜23b及树脂膜24b进行说明。

钝化膜23b例如由SiN(氮化硅)构成，其厚度为(在此约为)。遍及元件形成面2Ab及侧面2Cb～2Fb每一个中的几乎整个区域而设置钝化膜23b。元件形成面2Ab上的钝化膜23b从表面(图49的上侧)覆盖着电阻体膜21b及电阻体膜21b上的各布线膜22b(也就是元件5b)，并覆盖着元件5b中的各电阻体R的上表面。因此，钝化膜23b还覆盖着前述的镶边对象区域X中的布线膜22b(参照图45(b))。再有，钝化膜23b与元件5b(布线膜22b及电阻体膜21b)相接，且在电阻体膜21b以外的区域内还与绝缘膜20b相接。由此，元件形成面2Ab上的钝化膜23b作为覆盖元件形成面2Ab整个区域并对元件5b及绝缘膜20b进行保护的保护膜而发挥功能。还有，在元件形成面2Ab中，通过钝化膜23b能防止电阻体R间的布线膜22b以外处的短路(相邻的电阻体膜线21Ab间的短路)。

另一方面，设置于侧面2Cb～2Fb的每一个中的钝化膜23b介于第1连接电极3b及第2连接电极4b的侧面部分与基板2b的侧面2Cb～2Fb之间，作为对侧面2Cb～2Fb的每一个进行保护的保护层而发挥功能。由此，在不想使第1连接电极3b及第2连接电极4b与基板2b发生短路的情况下，可以应对该要求。其中，在本实施方式中，因为采用了高电阻的基板2b，所以即便没有钝化膜23b，也能良好地防止第1连接电极3b及第2连接电极4b与基板2b之间的短路。另外，因为钝化膜23b是极薄的膜，所以在本实施方式中，将分别覆盖侧面2Cb～2Fb的钝化膜23b视为基板2b的一部分。因此，将分别覆盖侧面2Cb～2Fb的钝化膜23b视为侧面2Cb～2Fb本身。

树脂膜24b和钝化膜23b一起对芯片电阻器1b的元件形成面2Ab进行保护，其由聚酰亚胺等树脂构成。树脂膜24b的厚度约为5μm。

树脂膜24b覆盖元件形成面2Ab上的钝化膜23b的表面(也包括钝化膜23b所覆盖的电阻体膜21b及布线膜22b)的整个区域。

在树脂膜24b中各形成一个使布线膜22b中与第1连接电极3b及第2连接电极4b的侧面部分相对置的周缘部露出的缺口部25b。各缺口部25b将树脂膜24b及钝化膜23b在各自的厚度方向上连续地贯通。因此，缺口部25b不仅形成于树脂膜24b中，还形成于钝化膜23b中。由此，对于各布线膜22b而言，只有靠近元件5b的内侧的周缘部被树脂膜24b选择性地覆盖着，其他的沿着基板2b的周缘部85b的周缘部经由缺口部25b而选择性地露出。布线膜22b中从各缺口部25b露出来的表面成为外部连接用的焊盘区域22Ab。再有，在元件形成面2Ab中从基板2b的周缘部85b向内方隔着规定间隔(例如3μm～6μm)而配置从缺口部25b露出的布线膜22b。还有，在缺口部25b的侧面，从芯片电阻器1b的一个短边82b朝向另一短边82b，整体性形成绝缘膜26b。

2个缺口部25b之中的一个缺口部25b被第1连接电极3b完全埋入，另一缺口部25b被第2连接电极4b完全埋入。该第1连接电极3b及第2连接电极4b如前所述那样形成为除了元件形成面2Ab以外还覆盖侧面2Cb～2Fb。再有，第1连接电极3b及第2连接电极4b具有引出部27b，该引出部27b从树脂膜24b突出，并且沿着树脂膜24b的表面而向基板2b的内方(元件5b侧)引出该引出部27b。

在此，第1连接电极3b及第2连接电极4b分别自元件形成面2Ab侧及侧面2Cb～2Fb侧起按Ni层33b、Pd层34b及Au层35b的顺序具有这些金属层。即，第1连接电极3b及第2连接电极4b分别不仅在元件形成面2Ab上的区域具有由Ni层33b、Pd层34b及Au层35b构成的层叠构造，在内侧面2Cb～2Fb上的区域内也具有该层叠构造。因此，在第1连接电极3b及第2连接电极4b的每一个中，将Pd层34b夹装于Ni层33b与Au层35b之间。第1连接电极3b及第2连接电极4b的每一个中，Ni层33b占据各连接电极的大部分，Pd层34b及Au层35b与Ni层33b相比形成得非常薄。Ni层33b在已将芯片电阻器1b安装到安装基板9b时(参照图41B及图41C)，具有对各缺口部25b的焊盘区域22Ab中的布线膜22b的Al和前述的焊锡13b进行中继的作用。

这样，在第1连接电极3b及第2连接电极4b中，因为Ni层33b的表面被Au层35b覆盖着，所以可防止Ni层33b的氧化。再有，在第1连接电极3b及第2连接电极4b中，通过将Au层35b削薄，从而即便在Au层35b形成了贯通孔(针孔)，夹装于Ni层33b与Au层35b之间的Pd层34b会堵塞该贯通孔，所以能防止Ni层33b从该贯通孔露出至外部而被氧化的现象。

并且，在第1连接电极3b及第2连接电极4b的每一个中，Au层35b露出于最表面。第1连接电极3b经由一个缺口部25b，在该缺口部25b中的焊盘区域22Ab内与布线膜22b电连接。第2连接电极4b经由另一缺口部25b，在该缺口部25b中的焊盘区域22Ab内与布线膜22b电连接。在第1连接电极3b及第2连接电极4b的每一个中，Ni层33b与焊盘区域22Ab连接。由此，第1连接电极3b及第2连接电极4b的每一个都与元件5b电连接。在此，布线膜22b形成分别被连接于电阻体R的集合(电阻56b)、第1连接电极3b及第2连接电极4b的布线。

这样，形成了缺口部25b的树脂膜24b及钝化膜23b在使第1连接电极3b及第2连接电极4b从缺口部25b露出的状态下覆盖元件形成面2Ab。因此，经由树脂膜24b的表面中从缺口部25b突出的第1连接电极3b及第2连接电极4b，可以达成芯片电阻器1b与安装基板9b之间的电连接(参照图41B及图41C)。

图50A～图50I是表示图49所示的芯片电阻器的制造方法的图解式的剖视图。

首先，如图50A所示，准备成为基板2b的基础的基板30b。该情况下，基板30b的表面30Ab是基板2b的元件形成面2Ab，基板30b的背面30Bb是基板2b的背面2Bb。

并且，将基板30b的表面30Ab热氧化，在表面30Ab形成由SiO2等构成的绝缘膜20b，在绝缘膜20b上形成元件5b(电阻体R及与电阻体R相连的布线膜22b)。具体是，通过溅射，首先，在绝缘膜20b上全面形成TiN、TiON或TiSiON的电阻体膜21b，进一步以与电阻体膜21b相接的方式在电阻体膜21b上层叠铝(Al)的布线膜22b。然后，采用光刻工艺，例如通过RIE(Reactive Ion Etching：反应性离子蚀刻)等干式蚀刻，选择性地除去电阻体膜21b及布线膜22b来进行图案化，如图43A所示，得到俯视时层叠有电阻体膜21b的一定宽度的电阻体膜线21Ab隔着一定间隔而被排列在列方向上的结构。此时，形成电阻体膜线21Ab及布线膜22b被局部切断的区域的同时，在前述的镶边对象区域X内形成保险丝F及导体膜D(参照图42)。接着，通过例如湿式蚀刻，将已层叠在电阻体膜线21Ab上的布线膜22b选择性地除去。其结果，能得到在电阻体膜线21Ab上隔着一定间隔R而层叠有布线膜22b的结构的元件5b。此时，为了确定是否以目标尺寸形成了电阻体膜21b及布线膜22b，也可以测量元件5b整体的电阻值。

参照图50A，根据形成于1枚基板30b的芯片电阻器1b的个数，在基板30b的表面30Ab上的多处形成元件5b。若将基板30b中形成了元件5b(前述的电阻56b)的1个区域称为芯片构件区域Y，则在基板30b的表面30Ab形成(设定)分别具有电阻56b(也就是元件5b)的多个芯片构件区域Y。1个芯片构件区域Y和俯视已完成的1个芯片电阻器1b(参照图49)时的区域一致。并且，在基板30b的表面30Ab中，将相邻的芯片构件区域Y间的区域称为边界区域Z。边界区域Z呈带状，俯视时以格子状延伸。在被边界区域Z划分开的1个格子中配置有1个芯片构件区域Y。边界区域Z的宽度极窄，达到1μm～60μm(例如20μm)，因此在基板30b中可确保较多的芯片构件区域Y，其结果，能够大量生产芯片电阻器1b。

接着，如图50A所示，通过CVD(Chemical Vapor Deposition：化学气相生长)法，遍及基板30b的表面30Ab的整个区域而形成由SiN构成的绝缘膜45b。绝缘膜45b将绝缘膜20b及绝缘膜20b上的元件5b(电阻体膜21b或布线膜22b)全部覆盖并与这些部分相接。因此，绝缘膜45b也覆盖前述的镶边对象区域X(参照图42)中的布线膜22b。再有，由于绝缘膜45b在基板30b的表面30Ab中遍及整个区域而形成，故在表面30Ab中延伸形成至镶边对象区域X以外的区域为止。由此，绝缘膜45b成为对表面30Ab(也包括表面30Ab上的元件5b)的整个区域进行保护的保护膜。

接着，如图50B所示，通过采用了掩模65b的蚀刻，选择性地除去绝缘膜45b。由此，在绝缘膜45b的一部分形成开口28b，在该开口28b处各焊盘区域22Ab露出。针对1个半成品50b，形成2个开口28b。

各半成品50b中，在绝缘膜45b形成2个开口28b之后，使电阻测量装置(未图示)的探针70b与各开口28b的焊盘区域22Ab接触，以检测元件5b整体的电阻值。并且，通过隔着绝缘膜45b向任意的保险丝F(参照图42)照射激光(未图示)，从而利用激光来对前述的镶边对象区域X的布线膜22b进行镶边，熔断该保险丝F。由此，通过以变成所需的电阻值的方式熔断(镶边)保险丝F，从而如前所述那样能对半成品50b(换言之芯片电阻器1b)整体的电阻值进行调整。此时，绝缘膜45b成为覆盖元件5b的覆膜，因此能防止熔断时产生的碎片等附着于元件5b而产生短路的现象。再有，因为绝缘膜45b覆盖保险丝F(电阻体膜21b)，所以能将激光的能量蓄积于保险丝F来可靠地熔断保险丝F。然后，根据需要，通过CVD法，在绝缘膜45b上形成SiN，将绝缘膜45b增厚。最终的绝缘膜45b(图50C所示出的状态)具有(在此约为)的厚度。此时，绝缘膜45b的一部分流入各开口28b而堵塞开口28b。

接着，如图50C所示，从绝缘膜45b上将由聚酰亚胺构成的感光性树脂的液体向基板30b喷涂，形成感光性树脂的树脂膜46b。表面30Ab上的树脂膜46b的表面沿着表面30Ab而变得平坦。接着，对树脂膜46b实施热处理(恢复处理)。由此，树脂膜46b的厚度热收缩，并且树脂膜46b被固化，从而膜质变得稳定。

接着，如图50D所示，通过对树脂膜46b、绝缘膜45b及绝缘膜20b进行图案化，从而将这些膜中与缺口部25b一致的部分选择性地除去。由此形成缺口部25b，并且在边界区域Z中表面30Ab(绝缘膜20b)露出。

接着，如图50E所示，遍及基板30b的表面30Ab的整个区域而形成抗蚀剂图案41b。在抗蚀剂图案41b上形成开口42b。

图51是在图50E的工序中为了形成槽而采用的抗蚀剂图案的一部分的示意性俯视图。

参照图51，抗蚀剂图案41b的开口42b、和在将多个芯片电阻器1b(换言之前述的芯片构件区域Y)配置成矩阵状(有时还是格子状)的情况下俯视时相邻的芯片电阻器1b的轮廓间的区域(图51中施以了阴影的部分，换言之边界区域Z)一致(对应)。因此，开口42b的整体形状成为具有多个相互正交的直线部分42Ab及42Bb的格子状。

抗蚀剂图案41b中，开口42b中相互正交的直线部分42Ab及42Bb在保持相互正交的状态(不会弯曲)的同时相连着。因此，直线部分42Ab及42Bb的交叉部分43b是尖锐的，俯视时大致构成90°。

参照图50E，通过将抗蚀剂图案41b作为掩模的等离子蚀刻，将基板30b选择性地除去。由此，在相邻的元件5b(芯片构件区域Y)间的边界区域Z中的从布线膜22b隔着间隔的位置处，除去基板30b的材料。其结果，在俯视时与抗蚀剂图案41b的开口42b一致的位置处(边界区域Z)，形成从基板30b的表面30Ab到达基板30b的厚度的一部分的规定深度的槽44b。通过相互对置的1对侧壁44Ab、及对该1对侧壁44Ab的下端(基板30b的背面30Bb侧的端)间进行连结的底壁44Bb来划分槽44b。以基板30b的表面30Ab为基准的槽44b的深度约为100μm，槽44b的宽度(对置的侧壁44Ab的间隔)约为20μm，在深度方向的整个区域内是恒定的。

基板30b中的槽44b的整体形状是俯视时与抗蚀剂图案41b的开口42b(参照图51)一致的格子状。并且，在基板30b的表面30Ab中，槽44b中的矩形框体部分(边界区域Z)包围已形成各元件5b的芯片构件区域Y的周围。基板30b中已形成元件5b的部分是芯片电阻器1b的半成品50b。在基板30b的表面30Ab，半成品50b一个个位于被槽44b包围的芯片构件区域Y内，将这些半成品50b整齐地配置成矩阵状。这样通过形成槽44b，从而将基板30b分离成多个芯片构件区域Y的每一个的基板2b。在形成槽44b之后，除去抗蚀剂图案41b。

接着，如图50F所示，通过CVD法，遍及基板30b的表面30Ab的整个区域而形成由SiN构成的绝缘膜47b。此时，在槽44b的内周面(前述的侧壁44Ab的划分面44Cb和底壁44Bb的上表面)的整个区域也形成绝缘膜47b。

接着，如图50G所示，选择性地蚀刻绝缘膜47b。具体是，选择性地蚀刻绝缘膜47b中与表面30Ab平行的部分。由此，布线膜22b的焊盘区域22Ab露出，并且在槽44b中底壁44Bb上的绝缘膜47b被除去。

接着，通过无电解镀覆，使Ni、Pd及Au按顺序从自各缺口部25b露出的布线膜22b开始镀覆生长。镀覆一直持续到各镀膜在沿着表面30Ab的横向上生长且覆盖槽44b的侧壁44Ab上的绝缘膜47b为止。由此，如图50H所示，形成由Ni/Pd/Au层叠膜构成的第1连接电极3b及第2连接电极4b。

图52是用于说明第1连接电极及第2连接电极的制造工序的图。

详细而言，参照图52，首先通过对焊盘区域22Ab的表面进行净化，从而将该表面的有机物(也包括碳的污点等污迹或油脂性的污垢)除去(脱脂)(步骤S1)。接着，除去该表面的氧化膜(步骤S2)。接着，对该表面实施锌酸盐(zincate)处理，该表面中的(布线膜22的)Al被置换成Zn(步骤S3)。接着，用硝酸等，剥离该表面上的Zn，在焊盘区域22Ab内新的Al被露出(步骤S4)。

接着，通过将焊盘区域22Ab浸渍于镀覆液中，从而在焊盘区域22Ab中的新的Al的表面实施Ni镀覆。由此，镀覆液中的Ni以化学方式被还原析出，在该表面形成Ni层33b(步骤S5)。

接着，通过将Ni层33b浸渍于其他镀覆液中，从而对该Ni层33b的表面实施Pd镀覆。由此，镀覆液中的Pd以化学方式被还原析出，在该Ni层33b的表面形成Pd层34b(步骤S6)。

接着，通过将Pd层34b进一步浸渍于其他镀覆液中，从而对该Pd层34b的表面实施Au镀覆。由此，镀覆液中的Au以化学方式被还原析出，在该Pd层34b的表面形成Au层35b(步骤S7)。由此，形成第1连接电极3b及第2连接电极4b，若使形成后的第1连接电极3b及第2连接电极4b干燥(步骤S8)，则第1连接电极3b及第2连接电极4b的制造工序结束。其中，在前后的步骤之间，适当实施用水清洗半成品50b的工序。再有，也可以多次实施锌酸盐(zincate)处理。

图50H表示在各半成品50b中形成了第1连接电极3b及第2连接电极4b之后的状态。

如上，因为通过无电解镀覆来形成第1连接电极3b及第2连接电极4b，所以能使作为电极材料的Ni、Pd及Al在绝缘膜47b上良好地镀覆生长。再有，与通过电解镀覆来形成第1连接电极3b及第2连接电极4b的情况相比，能够削减关于第1连接电极3b及第2连接电极4b的形成工序的工序数(例如，电解镀覆所需要的光刻工序或抗蚀剂掩模的剥离工序等)，并能够提高芯片电阻器1b的生产性。进而，在无电解镀覆的情况下，由于不需要电解镀覆所需要的抗蚀剂掩模，故在抗蚀剂掩模的位置偏离引起的关于第1连接电极3b及第2连接电极4b的形成位置，不会产生偏离，因此可提高第1连接电极3b及第2连接电极4b的形成位置精度，从而可提高生产性。

再有，在该方法中，布线膜22b从缺口部25b露出，从布线膜22b到槽44b不会妨碍镀覆生长。因此，能够使布线膜22b到槽44b直线性地镀覆生长。其结果，可以实现电极形成所需的时间的缩短。

这样，在形成第1连接电极3b及第2连接电极4b之后，进行第1连接电极3b及第2连接电极4b间的通电检查，然后从背面30Bb开始磨削基板30b。

具体是，在形成槽44b之后，如图50I所示，由PET(聚对苯二甲酸乙二醇酯)构成的薄板状的具有粘贴面72b的支承带71b，在粘贴面72b上被粘贴到各半成品50b中的第1连接电极3b及第2连接电极4b侧(也就是说表面30Ab)。由此，各半成品50b被支承带71b支承。在此，作为支承带71b，例如可以采用碾压带。

在各半成品50b被支承带71b支承的状态下，从背面30Bb侧磨削基板30b。通过磨削，若基板30b薄到到达槽44b的底壁44Bb(参照图50H)的上表面，则不存在连结相邻的半成品50b的部分，因此将槽44b作为边界来分割基板30b，将半成品50b分离成个体，从而成为芯片电阻器1b的完成品。也就是说，在槽44b(换言之边界区域Z)中切断(分割)基板30b，由此切出各个芯片电阻器1b。其中，当然也可以通过将基板30b从背面30Bb侧蚀刻到槽44b的底壁44Bb来切出芯片电阻器1b。

在完成的各芯片电阻器1b中，形成槽44b的侧壁44Ab的划分面44Cb的部分成为基板2b的侧面2Cb～2Fb的任一个，背面30Bb成为背面2Bb。也就是说，如前所述那样通过蚀刻形成槽44b的工序(参照图50E)包含在形成侧面2Cb～2Fb的工序中。再有，绝缘膜45b及绝缘膜47b的一部分成为钝化膜23b，树脂膜46b成为树脂膜24b，绝缘膜47b的一部分成为绝缘膜26b。

如上所述，若形成槽44b之后从背面30Bb侧磨削基板30b，那么能将形成在基板30b的多个芯片构件区域Y一齐分割成各个芯片电阻器1b(芯片构件)(可以一次性得到多个芯片电阻器1b的单片)。由此，通过缩短多个芯片电阻器1b的制造时间，能实现芯片电阻器1b的生产性的提高。

另外，也可以通过对完成的芯片电阻器1b中的基板2b的背面2Bb进行研磨或蚀刻而实施镜面化，以使背面2Bb变得美观。

图53A～图53D是表示图50I工序后的芯片电阻器的回收工序的图解式的剖视图。

在图53A中，表示了已被单片化的多个芯片电阻器1b继续紧贴于支承带71b的状态。在该状态下，如图53B所示，将热发泡薄片73b粘贴于各芯片电阻器1b的基板2b的背面2Bb。热发泡薄片73b包括薄片状的薄片主体74b、和被揉入薄片主体74b内的多个发泡粒子75b。

薄片主体74b的粘贴力比支承带71b的粘贴面72b处的粘贴力强。因此，在将热发泡薄片73b粘贴至各芯片电阻器1b的基板2b的背面2Bb之后，如图53C所示，从各芯片电阻器1b剥离支承带71b，由此将芯片电阻器1b转印到热发泡薄片73b。此时，若向支承带71b照射紫外线(参照图53B的虚线箭头)，则粘贴面72b的粘贴性降低，因此容易从各芯片电阻器1b剥掉支承带71b。

接着，对热发泡薄片73b进行加热。由此，如图53D所示，热发泡薄片73b中，薄片主体74b内的各发泡粒子75b发泡而从薄片主体74b的表面膨胀突出。其结果，热发泡薄片73b与各芯片电阻器1b的基板2b的背面2Bb之间的接触面积变小，从热发泡薄片73b自然地剥落(脱落)全部的芯片电阻器1b。这样回收的芯片电阻器1b被安装于安装基板9b(参照图41B)，或被收纳于压花载带(未图示)所形成的收纳空间中。该情况下，与将芯片电阻器1b一个个从支承带71b或热发泡薄片73b剥离的情况相比，可以实现处理时间的缩短。当然，在多个芯片电阻器1b紧贴于支承带71b的状态下(参照图53A)，也可以不采用热发泡薄片73b而是以规定个数为单位将芯片电阻器1b从支承带71b直接剥离。

图54A～图54C是表示图50I的工序后的芯片电阻器的回收工序(变形例)的图解式的剖视图。

也可以通过图54A～图54C所示的其他方法来回收各芯片电阻器1b。

在图54A中，与图53A同样地表示了已被单片化的多个芯片电阻器1b继续紧贴于支承带71b的状态。该状态下，如图54B所示，将转印带77b粘贴于各芯片电阻器1b的基板2b的背面2Bb。转印带77b具有比支承带71b的粘贴面72b更强的粘贴力。因此，如图54C所示，在将各芯片电阻器1b粘贴至转印带77b之后，从各芯片电阻器1b剥离支承带71b。此时，如前所述，为了降低粘贴面72b的粘贴性，也可以向支承带71b照射紫外线(参照图54B的虚线箭头)。

在转印带77b的两端粘贴着回收装置(未图示)的框架78b。两侧的框架78b可在相互靠近的方向或相互远离的方向上移动。在将支承带71b从各芯片电阻器1b剥离后，若使两侧的框架78b在相互远离的方向上移动，则转印带77b被伸展而变薄。由此，转印带77b的粘贴力降低，因此容易从转印带77b剥掉各芯片电阻器1b。在该状态下，若使搬运装置(未图示)的吸附喷嘴76b朝向芯片电阻器1b的元件形成面2Ab侧，则通过搬运装置(未图示)产生的吸附力，从转印带77b剥离芯片电阻器1b而使其被吸附到吸附喷嘴76b。此时，通过图54C所示的突起79b，若从与吸附喷嘴76b相反的一侧隔着转印带77b而将芯片电阻器1b向吸附喷嘴76b侧顶起，则可以顺利地从转印带77b剥离芯片电阻器1b。这样回收的芯片电阻器1b在被吸附喷嘴76b吸附的状态下由搬运装置(未图示)进行搬运。

以上，虽然对第2参考例的实施方式进行了说明，但第2参考例也可以通过其他方式来实施。例如，作为第2参考例的芯片构件的一例，在前述的实施方式中虽然公开了芯片电阻器1b，但第2参考例也可适用于芯片电容器或芯片电感器等芯片构件。以下，对芯片电容器进行说明。

图55是第2参考例的其他实施方式涉及的芯片电容器的俯视图。图56是从图55的切断面线A-A看到的剖视图。图57是将所述芯片电容器的一部分构成分开来表示的分解立体图。

在从现在开始描述的芯片电容器101b中，针对与在前述的芯片电阻器1b中说明过的部分相对应的部分赋予同一参照符号，并省略针对该部分的详细说明。在芯片电容器101b中，被赋予了与在芯片电阻器1b中说明过的部分相同的参照符号的部分只要没有特别说明，就具有与在芯片电阻器1b中说明过的部分相同的构成，且可以实现与在芯片电阻器1b中说明过的部分(尤其是关于第1连接电极3b及第2连接电极4b所涉及的部分)相同的作用效果。

参照图53，芯片电容器101b与芯片电阻器1b同样地具备：基板2b、配置在基板2b上(基板2b的元件形成面2Ab侧)的第1连接电极3b、以及同样配置在基板2b上的第2连接电极4b。在本实施方式中，基板2b在俯视时具有矩形形状。在基板2b的长边方向两端部分别配置有第1连接电极3b及第2连接电极4b。在本实施方式中，第1连接电极3b及第2连接电极4b具有在基板2b的短边方向上延伸的几乎为矩形的平面形状。芯片电容器101b中，与芯片电阻器1b同样地，第1连接电极3b及第2连接电极4b一体地形成在元件形成面2Ab及侧面2Cb～2Fb以覆盖周缘部85b。因此，在芯片电容器101b已被安装到安装基板9b的电路组件100b(参照图41B及图41C)中，与芯片电阻器1b的情况相同，可以增加焊锡13b相对于第1连接电极3b及第2连接电极4b的附着量，因此可以提高粘接强度。再有，在三个侧面2Cb、2Eb、2Fb通过焊锡13b来保持第1连接电极3b，在三个侧面2Db、2Eb、2Fb通过焊锡13b来保持第2连接电极4b，由此能够用焊锡13b来固定矩形状的芯片电容器101b的全部侧面2Cb～2Fb。由此，可以使芯片电容器101b的安装形状稳定。

在基板2b的元件形成面2Ab，在第1连接电极3b及第2连接电极4b间的电容配置区域105b内形成有多个电容要素C1～C9。多个电容要素C1～C9是构成前述的元件5b(在此是电容元件)的多个元件要素，被连接在第1连接电极3b及第2连接电极4b之间。详细而言，多个电容要素C1～C9经由多个保险丝单元107b(相当于前述的保险丝F)分别以可切离的方式电连接于第2连接电极4b。

如图56及图57如所示，在基板2b的元件形成面2Ab形成有绝缘膜20b，在绝缘膜20b的表面形成有下部电极膜111b。下部电极膜111b遍及电容配置区域105b的几乎整个区域。另外，下部电极膜111b一直延伸到第1连接电极3b正下方的区域。更具体的是，下部电极膜111b具有：在电容配置区域105b中作为电容要素C1～C9的共用的下部电极而发挥功能的电容电极区域111Ab、以及配置在第1连接电极3b的正下方且用于外部电极引出的焊盘区域111Bb。电容电极区域111Ab位于电容配置区域105b，焊盘区域111Bb位于第1连接电极3b的正下方且与第1连接电极3b接触。

在电容配置区域105b中以覆盖下部电极膜111b(电容电极区域111Ab)并相接的方式形成电容膜(电介质膜)112b。电容膜112b遍及电容电极区域111Ab(电容配置区域105b)的整个区域而形成。电容膜112b在本实施方式中还覆盖电容配置区域105b外的绝缘膜20b。

在电容膜112b上形成有上部电极膜113b。在图55中，为了明确表示，将上部电极膜113b着色来表示。上部电极膜113b具有：位于电容配置区域105b的电容电极区域113Ab；位于第2连接电极4b的正下方且与第2连接电极4b接触的焊盘区域113Bb；以及配置在电容电极区域113Ab与焊盘区域113Bb之间的保险丝区域113Cb。

在电容电极区域113Ab中，上部电极膜113b被分割(分离)成多个电极膜部分(上部电极膜部分)131b～139b。在本实施方式中，各电极膜部分131b～139b均形成为矩形形状，从保险丝区域113Cb朝向第1连接电极3b以带状延伸。多个电极膜部分131b～139b以多种对置面积隔着电容膜112b(与电容膜112b相接)而与下部电极膜111b对置。更具体的是，电极膜部分131b～139b相对于下部电极膜111b的对置面积可以确定为1∶2∶4∶8∶16∶32∶64∶128∶128。即，多个电极膜部分131b～139b包括对置面积不同的多个电极膜部分，更详细地，包括具有设定成形成公比为2的等比数列的对置面积的多个电极膜部分131b～138b(或131b～137b，139b)。由此，通过各电极膜部分131b～139b和隔着电容膜112b而对置的下部电极膜111b分别构成的多个电容要素C1～C9，包括具有互不相同的电容值的多个电容要素。电极膜部分131b～139b的对置面积之比如前述那样的情况下，电容要素C1～C9的电容值之比和对置面积之比相等，是1∶2∶4∶8∶16∶32∶64∶128∶128。即，多个电容要素C1～C9包括以形成公比为2的等比数列的方式设定了电容值的多个电容要素C1～C8(或C1～C7，C9)。

在本实施方式中，电极膜部分131b～135b形成为宽度相等且长度之比为1∶2∶4∶8∶16的带状。再有，电极膜部分135b、136b、137b，138b、139b形成为长度相等且宽度之比为1∶2∶4∶8∶8的带状。电极膜部分135b～139b遍及从电容配置区域105b的第2连接电极4b侧的端缘到第1连接电极3b侧的端缘为止的范围而延伸，而电极膜部分131b～134b形成得比135b～139b短。

焊盘区域113Bb形成为与第2连接电极4b几乎相似的形状，具有几乎为矩形的平面形状。如图56所示，焊盘区域113Bb中的上部电极膜113b与第2连接电极4b相接。

在基板2b上沿着焊盘区域113Bb的一条长边(相对于基板2b的周缘为内方侧的长边)而配置保险丝区域113Cb。保险丝区域113Cb包括沿着焊盘区域113Bb的所述一条长边而排列的多个保险丝单元107b。

保险丝单元107b由与上部电极膜113b的焊盘区域113Bb相同的材料一体地形成。多个电极膜部分131b～139b和1个或多个保险丝单元107b一体地形成，并经由那些保险丝单元107b而与焊盘区域113Bb连接，且经由焊盘区域113Bb而与第2连接电极4b电连接。如图55所示，面积比较小的电极膜部分131b～136b通过一个保险丝单元107b而与焊盘区域113Bb连接，面积比较大的电极膜部分137b～139b经由多个保险丝单元107b而与焊盘区域113Bb连接。无需采用全部的保险丝单元107b，在本实施方式中，一部分保险丝单元107b未被使用。

保险丝单元107b包括：用于与焊盘区域113Bb进行连接的第1宽幅部107Ab；用于与电极膜部分131b～139b进行连接的第2宽幅部107Bb；和对第1b及第2宽幅部107Ab、107Bb之间进行连接的窄幅部107Cb。窄幅部107Cb构成为可以被激光切断(熔断)。由此，通过保险丝单元107b的切断，在电特性上，可以从第1及第2连接电极3b、4b切离电极膜部分131b～139b中不需要的电极膜部分。

在图55及图57中虽然省略了图示，但如图56所示，包括上部电极膜113b的表面在内的芯片电容器101b的表面被前述的钝化膜23b覆盖着。钝化膜23b例如由氮化膜构成，不仅覆盖芯片电容器101b的上表面，还一直延伸到基板2b的侧面2Cb～2Fb而覆盖侧面2Cb～2Fb的整个区域。在侧面2Cb～2Fb中，钝化膜23b介于基板2b与第1连接电极3b及第2连接电极4b之间。另外，在钝化膜23b上形成前述的树脂膜24b。树脂膜24b覆盖元件形成面2Ab。

钝化膜23b及树脂膜24b是对芯片电容器101b的表面进行保护的保护膜。对于这些膜而言，在第1连接电极3b及第2连接电极4b所对应的区域内分别形成有前述的缺口部25b。缺口部25b将钝化膜23b及树脂膜24b贯通。进而，在本实施方式中，与第1连接电极3b对应的缺口部25b还贯通电容膜112b。

第1连接电极3b及第2连接电极4b分别嵌入缺口部25b中。由此，第1连接电极3b与下部电极膜111b的焊盘区域111Bb接合，第2连接电极4b与上部电极膜113b的焊盘区域113Bb接合。第1及第2连接电极3b、4b具有引出部27b，该引出部27b从树脂膜24b的表面突出，沿着树脂膜24b的表面向基板2b的内方(元件5b侧)引出该引出部27b。由此，可以将芯片电容器101b倒装接合到安装基板。

图58是表示所述芯片电容器的内部的电结构的电路图。在第1连接电极3b与第2连接电极4b之间并联连接有多个电容要素C1～C9。分别由一个或多个保险丝单元107b构成的保险丝F1～F9串联地介入到各电容要素C1～C9与第2连接电极4b之间。

在保险丝F1～F9全部被连接时，芯片电容器101b的电容值与电容要素C1～C9的电容值的总和相等。若将从多个保险丝F1～F9选出的1个或2个以上的保险丝切断，则可切离与该被切断的保险丝对应的电容要素，芯片电容器101b的电容值减少与该被切离的电容要素的电容值相应的量。

因此，若测量焊盘区域111Bb、113Bb间的电容值(电容要素C1～C9的总电容值)，然后用激光将根据期望电容值而从保险丝F1～F9适当选出的一个或多个保险丝熔断，那么能进行向期望电容值的匹配(激光微调)。尤其是，若电容要素C1～C8的电容值被设定为形成公比为2的等比数列，那么能够以最小的电容值(该等比数列的第一项的值)、即电容要素C1的电容值所对应的精度，实现匹配到目标电容值的微调整。

例如，可以如下地确定电容要素C1～C9的电容值。

C1＝0.03125pF

C2＝0.0625pF

C3＝0.125pF

C4＝0.25pF

C5＝0.5pF

C6＝1pF

C7＝2pF

C8＝4pF

C9＝4pF

该情况下，能以0.03125pF的最小匹配精度对芯片电容器101b的电容进行微调整。再有，通过从保险丝F1～F9中适当地选择应切断的保险丝，从而能提供10pF～18pF间的任意电容值的芯片电容器101b。

如上，根据本实施方式，在第1连接电极3b及第2连接电极4b之间设置有可通过保险丝F1～F9而切离的多个电容要素C1～C9。电容要素C1～C9包括不同电容值的多个电容要素、更具体的是包括以形成等比数列的方式设定了电容值的多个电容要素。由此，通过从保险丝F1～F9中选择1个或多个保险丝并利用激光来熔断，从而无需变更设计就能应对多种电容值，且能通过共用的设计来实现可以准确地匹配至期望电容值的芯片电容器101b。

以下，说明芯片电容器101b的各部的详细。

参照图55，基板2b例如可以俯视时具有0.3mm×0.15mm、0.4mm×0.2mm等的矩形形状(优选、0.4mm×0.2mm以下的大小)。电容配置区域105b大概是具有相当于基板2b的短边长度的一边的正方形区域。基板2b的厚度可以是150μm左右。参照图56，基板2b也可以是例如通过自背面侧(未形成电容要素C1～C9的表面)的磨削或研磨而变薄的基板。

绝缘膜20b也可以是氧化硅膜等氧化膜。其膜厚也可以是左右。

下部电极膜111b优选导电性膜、尤其是优选金属膜，例如可以是铝膜。由铝膜构成的下部电极膜111b可以通过溅射法来形成。上部电极膜113b也相同，优选由导电性膜、尤其优选由金属膜构成，也可以是铝膜。由铝膜构成的上部电极膜113b可以通过溅射法来形成。用于将上部电极膜113b的电容电极区域113Ab分割为电极膜部分131b～139b并将保险丝区域113Cb整形成多个保险丝单元107b的图案化可以通过光刻法及蚀刻工艺来进行。

电容膜112b例如可以由氮化硅膜构成，其膜厚可以设为(例如)。电容膜112b也可以是通过等离子CVD(化学气相生长)形成的氮化硅膜。

钝化膜23b例如可以由氮化硅膜来构成，例如可通过等离子CVD法来形成。其膜厚可以设为左右。树脂膜24b如前述那样可以由除聚酰亚胺膜外的其他树脂膜来构成。

第1及第2连接电极3b、4b例如也可以由层叠构造膜来构成，该层叠构造膜是层叠了与下部电极膜111b或上部电极膜113b相接的镍层、层叠在该镍层上的钯层及层叠在该钯层上的金层的膜，例如可以通过镀覆法(更具体的是无电解镀覆法)来形成。镍层有助于提高相对于下部电极膜111b或上部电极膜113b的紧贴性，钯层作为抑制上部电极膜或下部电极膜的材料与第1及第2连接电极3b、4b的最上层的金的相互扩散的扩散防止层而发挥功能。

这种芯片电容器101b的制造工序和形成元件5b之后的芯片电阻器1b的制造工序相同。

在芯片电容器101b中形成元件5b(电容元件)的情况下，首先通过热氧化法和/或CVD法，在前述的基板30b(基板2b)的表面形成由氧化膜(例如氧化硅膜)构成的绝缘膜20b。接着，例如，通过溅射法在绝缘膜20b的表面的整个区域内形成由铝膜构成的下部电极膜111b。下部电极膜111b的膜厚也可以设为左右。接着，在该下部电极膜的表面通过光刻法来形成与下部电极膜111b的最终形状相对应的抗蚀剂图案。通过将该抗蚀剂图案作为掩模来对下部电极膜进行蚀刻，从而能得到图55等示出的图案的下部电极膜111b。下部电极膜111b的蚀刻例如可以通过反应性离子蚀刻来进行。

接着，例如，通过等离子CVD法，在下部电极膜111b上形成由氮化硅膜等构成的电容膜112b。在未形成下部电极膜111b的区域内，在绝缘膜20b的表面形成电容膜112b。接着，在该电容膜112b上形成上部电极膜113b。上部电极膜113b例如由铝膜构成，可以通过溅射法来形成。其膜厚也可以设为左右。接着，通过光刻法，在上部电极膜113b的表面形成与上部电极膜113b的最终形状相对应的抗蚀剂图案。通过将该抗蚀剂图案作为掩模的蚀刻，上部电极膜113b被图案化为最终形状(参照图55等)。由此，上部电极膜113b被整形成如下的图案，即，在电容电极区域113Ab具有被分割成多个电极膜部分131b～139b的部分，在保险丝区域113Cb具有多个保险丝单元107b，且具有与这些保险丝单元107b连接的焊盘区域113Bb。用于上部电极膜113b的图案化的蚀刻既可以通过采用了磷酸等蚀刻液的湿式蚀刻来进行，也可以通过反应性离子蚀刻来进行。

如上，形成芯片电容器101b中的元件5b(电容要素C1～C9和保险丝单元107b)。

从该状态开始，进行用于将保险丝单元107b熔断的激光微调(参照图50B)。即，使激光到达构成根据所述总电容值的测量结果而选出的保险丝的保险丝单元107b，该保险丝单元107b的窄幅部107Cb(参照图55)被熔断。由此，从焊盘区域113Bb切离所对应的电容要素。在向保险丝单元107b照射激光时，通过作为覆膜的绝缘膜45b的动作，在保险丝单元107b的附近蓄积激光的能量，由此熔断保险丝单元107b。由此，可以将芯片电容器101b的电容值可靠地设为目标电容值。

然后，只要仿照图50C～图50I的工序执行与芯片电阻器1b的情况相同的工序即可。

以上，虽然对第2参考例的芯片构件(芯片电阻器1b或芯片电容器101b)进行了说明，但第2参考例也可以通过其他方式来实施。

例如，在前述的实施方式中，在芯片电阻器1b的情况下示出了具有多个电阻电路的例子，其中，多个电阻电路具有形成公比为r(0＜r、r≠1)＝2的等比数列的电阻值，但该等比数列的公比也可以是2以外的数。再有，在芯片电容器101b的情况下也示出了具有多个电容要素的例子，其中，电容要素具有形成公比为r(0＜r、r≠1)＝2的等比数列的电容值，但该等比数列的公比也可以是2以外的数。

再有，在芯片电阻器1b或芯片电容器101b中，虽然在基板2b的表面形成了绝缘膜20b，但由于是高电阻的基板2b，故也可以省略绝缘膜20b。

还有，在芯片电容器101b中虽然示出了仅将上部电极膜113b分割成多个电极膜部分的结构，但也可以仅将下部电极膜111b分割成多个电极膜部分，或者将上部电极膜113b及下部电极膜111b双方均分割成多个电极膜部分。另外，在前述的实施方式中虽然示出了上部电极膜或下部电极膜与保险丝单元被一体化的例子，但也可以由与上部电极膜或下部电极膜不同的导体膜来形成保险丝单元。再有，在前述的芯片电容器101b中，虽然形成了具有上部电极膜113b及下部电极膜111b的1层的电容构造，但也可以通过在上部电极膜113b上隔着电容膜而层叠其他电极膜，从而层叠多个电容构造。

再有，在将第2参考例适用于芯片电感器的情况下，该芯片电感器中在前述的基板2b上形成的元件5b包括具备了多个电感要素(元件要素)的电感元件、且被连接在第1连接电极3b与2连接电极4b之间。元件5b设置在前述的多层基板的多层布线中且由布线膜22b形成。再者，在芯片电感器中，在基板2b上设置了前述的多个保险丝F，各电感要素经由保险丝F而以可切离的方式被连接于第1连接电极3b及第2连接电极4b。

该情况下，在芯片电感器中，通过选择一个或多个保险丝F并将其切断，从而能将多个电感要素的组合图案设为任意的图案，因此可以通过共用的设计来实现电特性各种各样的芯片电感器。

在芯片电感器中也能实现与芯片电阻器1b及芯片电容器101b的情况相同的作用效果。

再有，在前述的第1连接电极3b及第2连接电极4b中也可以省略夹装到Ni层33b与Au层35b之间的Pd层34b。由于Ni层33b与Au层35b的粘接性良好，故只要无法在Au层35b形成前述的针孔，就当然可以省略Pd层34b。

图59是表示采用了第2参考例的芯片构件的电子设备的一例的智能手机的外观的立体图。智能手机201b将电子构件收纳在扁平的长方体形状的框体202b的内部。框体202b在表面侧及背面侧具有长方形形状的一对主面，这一对主面通过4个侧面而结合。由液晶面板或有机EL面板等构成的显示面板203b的显示面露出于框体202b的一个主面。显示面板203b的显示面构成触摸面板，向使用者提供输入接口。

显示面板203b形成为占据框体202b的一个主面的大部分的长方形形状。沿着显示面板203b的一个短边而配置有操作按钮204b。在本实施方式中，沿着显示面板203b的短边，排列有多个(3个)操作按钮204b。使用者操作操作按钮204b及触摸面板，从而对智能手机201b进行操作，由此可以调用并执行所需的功能。

在显示面板203b的另一短边的附近，配置有扬声器205b。扬声器205b提供用于电话功能的听筒口，并且也被用作再生音乐数据等的音响化单元。另一方面，在操作按钮204b的附近，在框体202b的一个侧面配置有麦克风206b。麦克风206b除了提供用于电话功能的通话口以外，也可以被用作录音用的麦克风。

图60是表示收纳在框体202b内部的电路组件100b的结构的图解式俯视图。电路组件100b包括前述的安装基板9b、和安装在安装基板9b的安装面9Ab上的电路构件。多个电路构件包括多个集成电路元件(IC)212b-220b和多个芯片构件。多个IC包括传输处理IC212b、单频段TV接收IC213b、GPS接收IC214b、FM调谐器IC215b、电源IC216b、闪存217b、微型计算机218b、电源IC219b及基带IC220b。多个芯片构件包括：芯片电感器221b、225b、235b；芯片电阻器222b、224b、233b；芯片电容227b、230b、234b；及芯片二极管228b、231b。

传输处理IC212b内置有生成对显示面板203b的显示控制信号且接收来自显示面板203b的表面的触摸面板的输入信号的电子电路。为了与显示面板203b进行连接，传输处理IC212b连接有挠性布线209b。

单频段TV接收IC213b内置有构成用于接收单频段广播(以便携式设备作为接收对象的地面数字电视广播)的电波的接收机的电子电路。在单频段TV接收IC213b的附近，配置有多个芯片电感器221b和多个芯片电阻器222b。单频段TV接收IC213b、芯片电感器221b及芯片电阻器222b构成单频段广播接收电路223b。芯片电感器221b及芯片电阻器222b分别具有已准确匹配的电感值及电阻值，向单频段广播接收电路223b提供高精度的电路常数。

GPS接收IC214b内置有接收来自GPS卫星的电波并输出智能手机201b的位置信息的电子电路。

FM调谐器IC215b和在其附近已被安装到安装基板9b的多个芯片电阻器224b及多个芯片电感器225b一起构成FM广播接收电路226b。芯片电阻器224b及芯片电感器225b分别具有已准确匹配的电阻值及电感值，向FM广播接收电路226b提供高精度的电路常数。

在电源IC216b的附近，在安装基板9b的安装面上安装多个芯片电容227b及多个芯片二极管228b。电源IC216b和芯片电容227b及芯片二极管228b一起构成电源电路229b。

闪存217b是用于记录操作系统程序、在智能手机201b的内部生成的数据、通过通信功能而从外部取得的数据及程序等的存储装置。

微型计算机218b内置有CPU、ROM及RAM，是通过执行各种运算处理来实现智能手机201b的多个功能的运算处理电路。更具体的是，通过微型计算机218b的动作，能实现用于图像处理或各种应用程序的运算处理。

在电源IC219b的附近，多个芯片电容230b及多个芯片二极管231b被安装于安装基板9b的安装面。电源IC219b和芯片电容230b及芯片二极管231b一起构成电源电路232b。

在基带IC220b的附近，多个芯片电阻器233b、多个芯片电容234b及多个芯片电感器235b被安装于安装基板9b的安装面9Ab。基带IC220b、芯片电阻器233b、芯片电容234b及芯片电感器235b一起构成基带通信电路236b。基带通信电路236b提供用于电话通信及数据通信的通信功能。

根据这种构成，通过电源电路229b、232b适当调整后的电力被提供到传输处理IC212b、GPS接收IC214b、单频段广播接收电路223b、FM广播接收电路226b、基带通信电路236b、闪存217b及微型计算机218b。微型计算机218b响应于经由传输处理IC212b而输入的输入信号，进行运算处理，从传输处理IC212b向显示面板203b输出显示控制信号，在显示面板203b进行各种显示。

若通过触摸面板或操作按钮204b的操作而指示单频段广播的接收，则通过单频段广播接收电路223b的动作来接收单频段广播。并且，向显示面板203b输出接收到的图像，通过微型计算机218b来执行用于使接收到的声音从扬声器205b发出的运算处理。

再有，在需要智能手机201b的位置信息时，微型计算机218b取得GPS接收IC214b输出的位置信息，执行采用了该位置信息的运算处理。

另外，若通过触摸面板或操作按钮204b的操作而输入FM广播接收指令，则微型计算机218b启动FM广播接收电路226b，执行用于从扬声器205b输出接收到的声音的运算处理。

利用闪存217b是为了存储通过通信而取得的数据、存储通过微型计算机218b的运算或来自触摸面板的输入而生成的数据。微型计算机218b根据需要，对闪存217b写入数据，还从闪存217b读出数据。

电话通信或数据通信的功能通过基带通信电路236b来实现。微型计算机218b控制基带通信电路236b，进行用于收发声音或数据的处理。

另外，除了权利要求书所记载的发明以外，还能从该第2参考例的实施方式的内容提取到以下的特征。

(项1)

一种芯片构件，包括：

具有表面及侧面的硅基板；和

形成在所述硅基板上的电极，

所述硅基板不含用于决定其导电型的杂质。

(项2)

一种芯片构件，包括：

具有表面及侧面的硅基板；和

形成在所述硅基板上的电极，

所述硅基板的电阻值为100Ω·cm以上。

根据该结构，硅基板不含用于决定导电性的杂质，硅基板的电阻值为100Ω·cm以上。由此，可以向成为芯片构件的基底基板的硅基板赋予优越的绝缘性。由于硅基板表现出良好的绝缘性，故即便绝缘膜介于该硅基板与电极之间，也可以使其间形成的寄生电容为零，或者与采用含有杂质的硅基板的情况相比可降低寄生电容。其结果，由于能降低该寄生电容对设备特性造成的影响，故例如可以改善高频特性等。

另外，在硅基板中用于决定导电性的杂质是指，将硅做成n型或p型时所掺杂的杂质。作为该杂质，例如可列举磷、砷、锑等n型杂质、或者硼等p型杂质。因此，只要是对硅的导电型没有影响的程度的少量杂质，也可以使第2参考例的硅基板含有少量杂质。

(项3)

根据项1或2所述的芯片构件，

所述芯片构件还包括介于所述电极与所述硅基板之间的绝缘膜。

在第2参考例的芯片构件中，由于硅基板的电阻值非常高，故虽然将电极形成为与硅基板相接，也可以避免不需要的短路，但若在电极与硅基板之间设置绝缘膜，那么可以更可靠地防止这种短路的产生。

(项4)

根据项3所述的芯片构件，

所述电极一体地形成于该表面及所述侧面，以覆盖所述硅基板的所述表面的边缘部。

根据该结构，因为除了在硅基板的表面外还在侧面形成电极，所以可以扩大将芯片构件焊接到安装基板时的粘接面积。其结果，可以增加焊锡相对于电极的附着量，因此可以提高粘接强度。再有，因为焊锡以从硅基板的表面向侧面流入的方式吸附，所以在安装状态下可以从硅基板的表面及侧面这两个方向保持芯片构件。因此，可以使芯片构件的安装形状稳定。

并且，不仅仅是在硅基板的侧面形成了电极，还使绝缘膜介于电极与硅基板之间。由此，例如在不想使硅基板与电极短路的情况下，可以应对该要求。

(项5)

根据项4所述的芯片构件，

所述硅基板在俯视时是矩形状，

所述电极形成为覆盖所述硅基板的三个所述边缘部。

根据该结构，在安装状态下可以从硅基板的侧面的三个方向保持芯片构件，因此可以进一步使芯片构件的安装形状稳定。

(项6)

根据项4或5所述的芯片构件，

还包括在所述硅基板的所述表面从所述边缘部开始隔着间隔而形成且电连接了所述电极的布线膜。

根据该结构，由于布线膜独立于用于外部连接的电极，故可以进行与在硅基板的表面形成的元件图案相符的布线设计。

(项7)

根据项6所述的芯片构件，

对于所述布线膜而言，与被所述电极覆盖的所述硅基板的所述边缘部相对置的周缘部选择性地露出着，除了该露出部分以外的周缘部选择性地被树脂膜覆盖着。

根据该结构，由于可以增加电极与布线膜之间的接合面积，故可以减少接触电阻。

(项8)

根据项7所述的芯片构件，

所述电极形成为从所述树脂膜的表面突出。

(项9)

根据项8所述的芯片构件，

所述电极包括沿着所述树脂膜的所述表面而朝横向引出且选择性地覆盖该表面的引出部。

(项10)

根据项1～9的任一项所述的芯片构件，

所述电极包括Ni层与Au层，所述Au层露出于最表面。

根据该构成的电极，因为Ni层的表面被Au层覆盖，所以可防止Ni层被氧化。

(项11)

根据项10所述的芯片构件，

所述电极还包括夹装在所述Ni层与所述Au层之间的Pd层。

根据该构成的电极，通过将Au层削薄，从而即便在Au层中形成贯通孔(针孔)，也因为夹装在Ni层与Au层之间的Pd层会堵塞该贯通孔，所以可防止Ni层从该贯通孔露出到外部而被氧化的现象。

(项12)

根据项1～11的任一项所述的芯片构件，

相互隔着间隔而设置2个所述电极，

所述芯片构件是包括形成在所述硅基板上且被连接在所述2个电极之间的电阻体的芯片电阻器。

(项13)

根据项12所述的芯片构件，还包括：

多个所述电阻体；和

设置在所述硅基板上且将所述多个电阻体以可分别切离的方式连接到所述电极的多个保险丝。

根据该芯片构件(芯片电阻器)，通过选择一个或多个保险丝并将其切断，从而可以容易且迅速地应对多种电阻值。换言之，通过组合电阻值不同的多个电阻体，从而可以通过共用的设计来实现各种各样电阻值的芯片电阻器。

(项14)

根据项1～11的任一项所述的芯片构件，

相互隔着间隔而设置2个所述电极，

所述芯片构件是包括形成在所述硅基板上且被连接在所述2个电极之间的电容元件的芯片电容器。

(项15)

根据项14所述的芯片构件，还包括：

构成所述电容元件的多个电容要素；和

设置在所述硅基板上且将所述多个电容要素以可分别切离的方式连接到所述电极的多个保险丝。

根据该芯片构件(芯片电容器)，通过选择一个或多个保险丝并将其切断，从而可以容易且迅速地应对多种电容值。换言之，通过组合电容值不同的多个电容要素，从而可以通过共用的设计来实现各种各样电容值的芯片电容器。

(项16)

一种电路组件，包括：

项1～15的任一项所述的芯片构件；

安装基板，其在与所述硅基板的所述表面对置的安装面上具有被焊接至所述电极的连接盘。

根据该结构，可以提供一种具备能够对硅基板(基底基板)赋予优越的绝缘性且可以抑制高频特性的降低的芯片构件的电路组件。

(项17)

根据项16所述的电路组件，

所述芯片构件是项4～9的任一项所述的芯片构件，

从所述安装面的法线方向看时，所述焊锡形成为覆盖所述电极的表面部分及侧面部分。

根据该结构，由于可以增加焊锡相对于电极的附着量，故可以提高粘接强度。再有，由于焊锡以从电极的表面部分向侧面部分流入的方式吸附，故可以从硅基板的表面及侧面的两个方向保持芯片构件。因此，可以使芯片构件的安装形状稳定。

(项18)

一种电子设备，包括：

项16或17所述的电路组件；和

收纳了所述电路组件的框体。

根据该结构，可以提供一种具备能够对硅基板(基底基板)赋予优越的绝缘性且能抑制高频特性的降低的芯片构件的电子部件。

<第3参考例>

第3参考例的目的在于，提供一种在流入了过电流时能够在可熔体部将保险丝要素可靠地熔断的芯片型保险丝及其制造方法。

以下，参照附图来详细地说明第3参考例的实施方式。

图61是第3参考例的一实施方式涉及的芯片型保险丝1c的示意性俯视图。首先，参照图61来说明芯片型保险丝1c的平面布局。

芯片型保险丝1c包括：基板2c；形成在基板2c上的一对电极3c、3c；和在基板2c上两端连接在一对电极3c、3c之间的保险丝要素4c。

基板2c例如是具有100Ω·cm以上的电阻值的高电阻基板。基板2c在本实施方式中形成为在从该表面21c的法线方向看到的俯视图中具有相互对置的一对长边5c、5c及一对短边6c、6c的矩形板状。

一对电极3c、3c分别配置在沿着基板2c的长边5c的长边方向的两端部。各电极3c形成为在俯视时具有与一对短边6c、6c平行的一对长边7c、7c及与一对长边5c、5c平行的一对短边8c、8c的矩形状。

保险丝要素4c一体地包括：配置在一对电极3c、3c各自的下方的一对焊盘部9c、9c；配置在一对焊盘9c、9c间的可熔体部10c；以及对可熔体部10c与各焊盘部9c进行连接的一对布线部11c。在本实施方式中，保险丝要素4c由Al-Cu系合金构成，但也可以由其他金属材料构成。

各焊盘部9c形成为俯视时比各电极3c小一圈的矩形状，以使其整个区域收敛在各电极3c的内方区域内。

可熔体部10c形成为沿着基板2c的长边方向而延伸的线状，在其两端部连接着各布线部11c。在本实施方式中，可熔体部10c虽然是沿着基板2c的长边方向的直线状，但当然也可以是S字状等曲线状。再有，可熔体部10c在本实施方式中虽然是以与布线部11c几乎相同的宽度形成的，但从更容易使可熔体部10c熔断的观点来说，也可以形成得比布线部11c更窄。

并且，在与该可熔体部10c的长边方向正交的宽度方向的两侧方，配置有作为第3参考例的壁部的一例的一对伪金属12c、12c。一对伪金属12c、12c由与保险丝要素4c相同的金属材料(本实施方式中是Al-Cu系合金)构成。再有，一对伪金属12c、12c沿着线状的可熔体部10c而相同地以线状(直线状)延伸，在可熔体部10c之间隔着侧方间隙13c而配置一对伪金属12c、12c。在本实施方式中，将线状的可熔体部10c及一对伪金属12c、12c均沿着基板2c的长边方向形成，从而与沿着基板2c的宽度方向形成的情况相比，在尺寸被限制的基板2c上的区域内，可形成比较长的可熔体部10c及一对伪金属12c、12c。由此，由于能够遍及一定程度长的距离而形成侧方间隙13c，所以可以增加蓄积可熔体部10c的热量的区域。

在基板2c的宽度方向上，相对于可熔体部10c，在一侧及与其相反的一侧各配置一个一对布线部11c。本实施方式中，各布线部11c形成为钩形(L形)，该钩形具有从可熔体部10c的端部与基板2c的长边5c垂直地延伸的部分、以及与该长边5c平行地延伸的部分，与长边5c平行的部分被连接到焊盘部9c。

图62是图61的芯片型保险丝1c的A-A切断面、B-B切断面及C-C切断面中的剖视图，A-A切断面表示可熔体部10c及伪金属12c的构造，B-B切断面表示布线部11c的构造，C-C切断面表示焊盘部9c的构造。再有，图63是图61的芯片型保险丝1c的D-D切断面中的剖视图，表示可熔体部10c与布线部11c的连接部分。接着，参照图62及图63，说明芯片型保险丝1c的剖面构造。

在基板2c的表面21c，遍及其整个区域而形成有焊盘氧化膜14c。焊盘氧化膜14c由氧化硅(SiO2)构成，例如具有的厚度。在此，形成了焊盘氧化膜14c的表面21c是遍及其整个区域但未形成凹部的平面状。

在焊盘氧化膜14c上隔着氮化膜15c而形成有保险丝要素4c。氮化膜15c由氮化硅(SiN)构成，例如具有以下的厚度。该氮化膜15c在保险丝要素4c的下方区域内按照从可熔体部10c的下方被除去的方式，选择性地形成在保险丝要素4c的可熔体部10c以外的部分(在本实施方式中是焊盘部9c及布线部11c)的下方区域。这样，可熔体部10c以外的部分被由氮化膜15c构成的支承膜从下侧选择性地被支承着，因此可熔体部10c在相对于基板2c而浮起的状态下，被连接在其两端部的部分(本实施方式中为布线部11c)从两端支承着。由此，与被焊盘氧化膜14c覆盖的基板2c隔着下方间隙16c而配置可熔体部10c。再有，可熔体部10c的侧方的伪金属12c也同样，与基板2c隔着下方间隙16c而配置伪金属12c。在此，如图62的A-A切断面所示，考虑后述的被覆氧化膜18c的厚度的话，可熔体部10c与伪金属12c之间的侧方间隙13c是0.6μm以下。

在本实施方式中，对于保险丝要素4c及伪金属12c而言，其下表面被作为第3参考例的第1绝缘膜的一例的基底氧化膜17c覆盖着，并且还形成有作为第3参考例的第2绝缘膜的一例的被覆氧化膜18c，以将保险丝要素4c整体覆盖。通过利用基底氧化膜17c及被覆氧化膜18c来将保险丝要素4c完全覆盖，从而可以使可熔体部10c可靠地与其周围绝缘。被覆氧化膜18c遍及基板2c的表面21c的整个区域，如图62的B-B切断面及C-C切断面、以及图63的D-D切断面所示，在保险丝要素4c及伪金属12c的形成区域以外的区域中，被固定于焊盘氧化膜14c。由被覆氧化膜18c覆盖伪金属12c，从而在相对于基板2c浮起的状态下通过被覆氧化膜18c的固定在焊盘氧化膜14c上的部分，支承伪金属12c。

并且，按照覆盖可熔体部10c及伪金属12c的方式，形成有作为第3参考例的天井部的一例的氧化膜19c、氮化膜20c及表面保护膜22c的层叠膜。氧化膜19c由氧化硅(SiO2)构成，例如具有以下的厚度。氮化膜20c由氮化硅(SiN)构成，例如具有的厚度。表面保护膜22c由聚酰亚胺构成，例如具有的厚度。

如图62的A-A切断面所示，该层叠膜19c、20c、22c在可熔体部10c及伪金属12c的上方，形成为经由可熔体部10c而横跨一对伪金属12c、12c之间。由此，在可熔体部10c与一对伪金属12c、12c之间，利用层叠膜19c、20c、22c将侧方间隙13c的上方堵住。再有，层叠膜19c、20c、22c中，氧化膜19c的与侧方间隙13c对置的部分被选择性地除去。由此，在氧化膜19c中形成与侧方间隙13c同一图案的间隙23c。

氮化膜24c介于层叠膜19c、20c、22c与被覆氧化膜18c之间。从可熔体部10c及伪金属12c的上方区域选择性地除去氮化膜24c。由此，与由被覆氧化膜18c覆盖着的可熔体部10c隔着上方间隙25c而配置层叠膜19c、20c、22c。

如图62的C-C切断面所示，一对电极3c、3c将层叠膜19c、20c、22c、氮化膜24c及被覆氧化膜18c贯通且其下表面与焊盘部9c相连。

以上，根据该芯片型保险丝1c，如图62的A-A切断面所示，在可熔体部10c的两侧方、上方及下方的四个方向上整体形成间隙13c、16c、25c。因此，可以将在可熔体部10c中产生的热量有效地蓄积到其周围(间隙13c、16c、25c)。因此，在芯片型保险丝1c的一对电极3c之间有过电流流入时，可通过可熔体部10c将保险丝要素4c可靠地熔断。

再有，由间隙13c、16c、25c将可熔体部10c的四面整体包围，从而可以确保能够与可熔体部10c的移动或变形对应的空间。

另外，由于作为基板2c而采用具有100Ω·cm以上的电阻值的高电阻基板，故在熔断可熔体部10c时，即便焊盘氧化膜14c被破坏，也可以防止漏电流经由从该破坏场所露出的基板2c而流动的现象。

图64～图70是用于按工序顺序来说明图61的芯片型保险丝1c的制造工序的一部分的剖视图，表示与图62相同的A-A切断面、B-B切断面及C-C切断面。接着，参照图64～图70来说明芯片型保险丝1c的制造方法。

为了制造芯片型保险丝1c，首先，如图64所示，例如通过热氧化法在基板2c上形成焊盘氧化膜14c。接着，例如通过CVD法，在焊盘氧化膜14c上堆积氮化硅(SiN)，从而形成作为第3参考例的第1牺牲层的一例的氮化膜15c。氮化膜15c的厚度在之后的蚀刻工序(参照图67)中设定成可实施侧面蚀刻的大小，例如为以下。接着，例如通过CVD法，在氮化膜15c上堆积USG(Un-doped Silicate Glass)，由此形成作为第3参考例的第1绝缘膜的一例的基底氧化膜17c。基底氧化膜17c的厚度设定成在之后的2次蚀刻工序(参照图67及图69)中不会消失的大小，例如为其中，也可以省略该基底氧化膜17c，将后述的保险丝要素材料膜26c直接堆积在氮化膜15c上。接着，例如通过溅射法，在基底氧化膜17c上堆积Al-Cu系合金，由此形成保险丝要素材料膜26c。保险丝要素材料膜26c的厚度例如为

接着，如图65所示，在保险丝要素材料膜26c上形成将应该形成保险丝要素4c及伪金属12c的区域选择性地覆盖的掩模(未图示)，通过利用该掩模的干式蚀刻，选择性地除去保险丝要素材料膜26c。由此，同时形成保险丝要素4c(焊盘部9c、可熔体部10c及布线部11c)及伪金属12c。接着，通过利用在保险丝要素4c的形成中所使用的掩模的干式蚀刻，选择性地除去保险丝要素4c及伪金属12c的下方区域以外的基底氧化膜17c及氮化膜15c。

接着，如图66所示，例如通过CVD法，在基板2c上堆积USG(Un-doped Silicate Glass)，由此形成作为第3参考例的第2绝缘膜的一例的被覆氧化膜18c。被覆氧化膜18c其一个表面及另一表面沿着保险丝要素4c及伪金属12c的上表面及侧面而形成，以便在相邻的保险丝要素4c(可熔体部10c)与一对伪金属12c、12c之间形成侧方间隙13c。此时，将被覆氧化膜18c的厚度设定成在之后的2次蚀刻工序(参照图67及图69)中不会消失、且在之后的氮化膜24c的堆积工序(参照图68)中侧方间隙13c不会被填埋的大小。本实施方式中，按照侧方间隙13c为0.6μm以下的方式例如设定成的厚度。

接着，如图67所示，例如采用与氧化硅(SiO2)相比对氮化硅(SiN)具有相对快的蚀刻速率的蚀刻气体或蚀刻液，选择性地除去保险丝要素4c及伪金属12c的下方区域的氮化膜15c。本实施方式中，在除去处于侧方间隙13c的被覆氧化膜18c之后，通过利用氟气体的干式蚀刻，从侧方间隙13c的底部通过各向同性的蚀刻(侧端蚀刻)来除去该氮化膜15c。由此，在保险丝要素4c及伪金属12c的下方区域形成下方间隙16c，保险丝要素4c及伪金属12c成为相对于基板2c而浮起来的状态。

接着，如图68所示，例如通过CVD法，在基板2c上按顺序堆积氮化硅(SiN)及USG(Un-doped Silicate Glass)，由此形成作为第3参考例的第2牺牲层的一例的氮化膜24c及氧化膜19c。此时，由于侧方间隙13c为0.6μm以下，故横跨一对伪金属12c、12c之间而形成氮化膜24c及氧化膜19c，以覆盖可熔体部10c。

接着，如图69所示，例如采用与氧化硅(SiO2)相比对氮化硅(SiN)具有相对快的蚀刻速率的蚀刻气体或蚀刻液，选择性地除去保险丝要素4c及伪金属12c的上方区域的氮化膜24c。本实施方式中，在氧化膜19c上形成与侧方间隙13c同一图案的间隙23c之后，通过利用氟气体的干式蚀刻，从该间隙23c的底部通过各向同性的蚀刻(侧端蚀刻)来除去该氮化膜24c。由此，在保险丝要素4c及伪金属12c的上方区域形成上方间隙25c。

接着，如图70所示，例如通过CVD法，在氧化膜19c上堆积氮化硅(SiN)，由此形成氮化膜20c。接着，在氮化膜20c上涂敷聚酰亚胺，通过对该聚酰亚胺进行硫化而形成表面保护膜22c。接着，通过蚀刻选择性地除去保险丝要素4c的焊盘部9c上的层叠膜18c、24c、19c、20c、22c，由此形成电极3c用的接触孔27c。

然后，对从接触孔27c露出的焊盘部9c实施镀覆，由此同时形成一对电极3c、3c。经过以上的工序，能得到芯片型保险丝1c。

以上，根据该芯片型保险丝1c的制造方法，利用氮化膜15c与基底氧化膜17c及被覆氧化膜18c之间的蚀刻速率之差，可以利用各向同性的蚀刻来对保险丝要素4c及伪金属12c的下方区域的氮化膜15c简单地进行蚀刻(参照图67)。利用同样的蚀刻速率之差，可以简单地蚀刻保险丝要素4c及伪金属12c的上方区域的氮化膜24c(参照图69)。进而，由于保险丝要素4c及伪金属12c由同一材料、即Al-Cu系合金构成，故如图65所示，可以通过同一工序形成它们。

因此，可以有效地制造流入了过电流时能够通过可熔体部10c来将保险丝要素4c可靠地熔断的芯片型保险丝1c。

以上，虽然对第3参考例的一实施方式进行了说明，但第3参考例也可以通过其他方式实施。

例如，作为芯片型保险丝1c的基体的基板，既可以采用硅基板为代表的半导体基板，也可以取代半导体基板而采用陶瓷基板等绝缘性基板。

再有，形成于可熔体部10c的两侧方且作为一例列举了伪金属12c的壁部，也可以不需要相对于基板2c而浮起，可以被固定在基板2c上。

再有，在前述的实施方式中，下方间隙16c及上方间隙25c是通过各向同性的干式蚀刻形成的，但这些间隙16c、25c也可以通过湿式蚀刻来形成。

另外，除了权利要求书所记载的发明以外，从本第3参考例的实施方式的内容还能提取到以下的特征。

(项1)

一种芯片型保险丝，包括：

基板；

一对电极，形成在所述基板上；

金属制的保险丝要素，在所述基板上两端被连接至所述一对电极之间，且选择性地具有在所述基板之间隔着下方间隙而形成的可熔体部；以及

一对壁部，形成为从与所述保险丝要素的长边方向正交的宽度方向的两侧夹持所述可熔体部，且与所述可熔体部之间隔着侧方间隙而配置该一对壁部。

根据该结构，因为至少在可熔体部的下方及两侧方这三个方向上形成间隙，所以可以将可熔体部中产生的热量有效地蓄积于其周围(间隙)。因此，在芯片型保险丝中流入了过电流时，能通过可熔体部将保险丝要素可靠地熔断。

(项2)

根据项1所述的芯片型保险丝，

所述保险丝要素包括布线部，该布线部由与所述可熔体部相同的金属材料一体地形成且被配置成与所述基板上的区域相接，

所述可熔体部在相对于所述基板而浮起来的状态下被所述布线部支承着。

(项3)

根据项1或2所述的芯片型保险丝，

所述壁部包括由与所述保险丝要素相同的金属材料构成的伪金属。

根据该结构，可通过与保险丝要素相同的工序来形成壁部，因此无需增加制造工序的工序数，就能形成可在可熔体部可靠地进行熔断的构造。

(项4)

根据项1～3的任一项所述的芯片型保险丝，还包括：

由绝缘材料构成的天井部，横跨所述一对壁部之间而形成该天井部，以覆盖所述可熔体部，并且与所述可熔体部之间隔着上方间隙而配置该天井部。

根据该结构，因为在可熔体部的上方也形成了间隙，所以可以利用间隙来包围可熔体部的四面的全部。由此，可以更有效地实现第3参考例的效果，即通过可熔体部将保险丝要素可靠地熔断的效果。

(项5)

根据项4所述的芯片型保险丝，

所述芯片型保险丝包括覆盖其表面的表面保护膜，

利用所述表面保护膜的覆盖所述可熔体部的部分来形成所述天井部。

根据该结构，因为能通过与表面保护膜相同的工序来形成天井部，所以可以防止制造工序的工序数的增加。

(项6)

根据项1～5的任一项所述的芯片型保险丝，

所述保险丝要素包括焊盘部，通过与所述可熔体部相同的金属材料一体地形成该焊盘部，在所述一对电极各自的下方该焊盘部被连接到各所述电极的下表面。

根据第3参考例，因为能利用可熔体部来将保险丝要素可靠地熔断，所以即便如该构成这样利用与可熔体部相同的金属材料而一体地形成焊盘部，在流入了过电流时，焊盘部也基本上不会被熔断。因此，可以在同一工序中形成可熔体部与焊盘部。

(项7)

根据项1～6的任一项所述的芯片型保险丝，

还包括覆盖所述可熔体部的绝缘膜。

根据该结构，可以使可熔体部从其周围可靠地绝缘。

(项8)

根据项1～7的任一项所述的芯片型保险丝，

所述保险丝要素由Al-Cu系合金构成。

(项9)

根据项1～8的任一项所述的芯片型保险丝，

所述基板包括硅基板。

(项10)

一种芯片型保险丝的制造方法，包括：

在基板上形成第1牺牲层的工序；

在所述第1牺牲层上形成具有一端及另一端的金属制保险丝要素的工序；

在所述第1牺牲层上，在所述保险丝要素的长边方向的中间部分的与该长边方向正交的宽度方向的两侧方，与所述中间部分之间隔着侧方间隙而选择性地形成一对壁部的工序；

至少除去所述保险丝要素的所述中间部分的下方的所述第1牺牲层，由此在所述中间部分与所述基板之间形成下方间隙的工序；以及

在所述基板上形成一对电极，以分别连接到所述保险丝要素的一端及另一端的工序。

根据该方法，因为至少在保险丝要素的中间部分的下方及两侧方这三方形成了间隙，所以可以制造将中间部分作为可熔体部的第3参考例的芯片型保险丝。

(项11)

根据项10所述的芯片型保险的制造方法，

形成所述下方间隙的工序包括：通过各向同性的蚀刻来除去所述第1牺牲层，从而形成所述下方间隙的工序。

根据该方法，通过采用各向同性的蚀刻，从而可向保险丝要素的中间部分的下方有效地供给蚀刻气体或蚀刻液，因此能简单地对第1牺牲层进行蚀刻。

(项12)

根据项10或11所述的芯片型保险丝的制造方法，

形成所述壁部的工序包括：与形成所述保险丝要素时同时采用与所述保险丝要素相同的金属材料来形成伪金属的工序。

根据本方法，因为能通过与保险丝要素相同的工序来形成壁部，所以无需增加制造工序的工序数，就能形成在可熔体部(保险丝要素的中间部分)可靠地被熔断的构造。

(项13)

根据项10～12的任一项所述的芯片型保险丝的制造方法，还包括：

以所述侧方间隙不会被填埋的方式形成覆盖所述中间部分且横跨所述一对壁部的第2牺牲层的工序；

以与所述保险丝要素的所述中间部分对置的方式在所述第2牺牲层上形成由绝缘材料构成的天井部的工序；以及

通过将所述天井部的下方的所述第2牺牲层除去，从而在所述中间部分与所述天井部之间形成上方间隙的工序。

根据本方法，因为在保险丝要素的中间部分(可熔体部)的上方也形成了间隙，所以可以制造还包括天井部的第3参考例的芯片型保险丝。

(项14)

根据项13所述的芯片型保险丝的制造方法，

形成所述壁部的工序包括：以与所述保险丝要素的所述中间部分之间的间隔成为0.6μm以下的方式形成所述壁部的工序，

形成所述第2牺牲层的工序包括：通过以CVD法堆积所述第2牺牲层的材料来形成所述第2牺牲层的工序。

根据本方法，通过将保险丝要素的中间部分与壁部的间隔设为0.6μm以下，从而在借助CVD来堆积第2牺牲层的材料时，中间部分与壁部之间的间隙不会被该材料填埋。

(项15)

根据项10～14的任一项所述的芯片型保险丝的制造方法，还包括：

在形成所述保险丝要素之前，在所述第1牺牲层上形成相对于所述第1牺牲层具有蚀刻选择比的第1绝缘膜的工序；和

在所述第1绝缘膜上形成所述保险丝要素，以覆盖该保险丝要素的方式，与所述一对壁部之间隔着所述侧方间隙而形成相对于所述第1牺牲层具有蚀刻选择比的第2绝缘膜的工序。

根据本方法，既能利用第1及第2绝缘膜来保护保险丝要素不受蚀刻气体等的破坏，又能利用第1及第2绝缘膜与第1牺牲层的蚀刻速率之差来选择性地除去第1牺牲层。

(项16)

根据项15所述的芯片型保险丝的制造方法，

所述第1牺牲层由氮化硅(SiN)构成，所述第1绝缘膜及所述第2绝缘膜由氧化硅(SiO2)构成。

以上，虽然对本发明及第1～第3参考例的实施方式进行了说明，但前述的实施方式只不过是为了使本发明及第1～第3参考例的技术性内容变得明确而所采用的具体例，不应该将本发明及第1～第3参考例解释成限于这些具体例，本发明的精神及范围仅通过权利要求书的范围来限定。

再有，例如，在不同的实施方式之间，能够相互组合根据前述的各实施方式的公开而掌握的上述特征。

本申请对应于2013年4月4日向日本专利局提出的JP特愿2013-078825号、2013年4月15日向日本专利局提出的JP特愿2013-085087号、2013年4月19日向日本专利局提出的JP特愿2013-088586号及2013年5月7日向日本专利局提出的JP特愿2013-097950号，在此通过引用来将这些申请的全部公开内容相组合。

符号说明

1 复合芯片

2 基板

2A 元件形成面

2C 侧面

2D 侧面

2E 侧面

2F 侧面

3 第1连接电极

4 第2连接电极

5 元件

6 电阻器

7 边界区域

9 安装基板

9A 安装面

11 拐角部

13 焊锡

20 绝缘膜

21 电阻体膜

22 布线膜

23 钝化膜

24 树脂膜

27 引出部

33 Ni层

34 Pd层

35 Au层

85 周缘部

86 周缘部

87 周缘部

88 连接盘

100 电路组件

101 电容器

111 下部电极膜

113 上部电极膜

C1～C9 电容要素

F(F1～F9) 保险丝

R 电阻体