超结MOSFET器件及其制造方法与流程

本发明涉及半导体器件领域，尤其涉及一种超结MOSFET器件及其制造方法。

背景技术：

超结金属氧化物场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，简称MOSFET)是一种具有金属氧化物半导体晶体管的绝缘栅结构，具有高电流密度低导通电阻，是一种能有效降低导电损耗的功率半导体器件。

超结MOSFET的特点是其通过具有间隔N-和P-掺杂的区域构成的漂移区来实现耐压。传统的高压MOSFET器件在承受反向高压时，其主要依靠PN结的纵向耗尽来实现耐压，在整个器件的PN结交界处会出现电场强度峰值。而超结MOSFET由于引入了电荷补偿机制，其内部在耗尽耐压时，电场分布更加均匀。与传统高压MOSFET器件的三角形峰值电场分布相比，超结MOSFET内部电场在纵向耐压方向为矩形分布，使其整个器件在耗尽耐压过程中，不出现个别电场峰值。并且，超结MOSFET的体区在垂直方向上有所延伸，可以补偿过量的电流导通电荷。在漂移层加反向偏置电压，将产生一个横向电场，使PN结耗尽。当电压达到一定值时，漂移层完全耗尽，从而起到电压支持层的作用。但是，尽管超结MOSFET器件在垂直方向的耐压很高，器件击穿通常仍会发生在器件区外围的终端。因此，如何提高器件终端区的耐压成为目前的主要问题。

技术实现要素：

本发明提供一种超结MOSFET器件及其制造方法，用于提高超结MOSFET器件终端的耐压。

本发明的第一个方面是提供一种超结MOSFET器件，包括：外延层、位 于所述外延层中的器件区和位于所述器件区外围的终端结构；其中，所述终端结构包括：位于所述器件区的外围，且位于所述外延层的表面内的多个掺杂区，所述多个掺杂区的导电类型与所述外延层的导电类型不同，所述多个掺杂区的深度从靠近所述器件区的区域向外围区域递减；覆盖所述终端结构表面的氧化层；覆盖所述氧化层表面的介质层。

本发明的另一个方面是提供一种超结MOSFET器件的制造方法，包括：在外延层表面内形成相互隔离的多个沟槽，其中，所述多个沟槽包括位于预设的器件区内的多个第一沟槽和位于所述器件区外围的终端结构中的多个第二沟槽，所述多个第二沟槽的深度从靠近所述器件区的区域向外围区域递减；在所述多个沟槽内形成掺杂区，其中，位于第一沟槽内的掺杂区形成所述器件区内的超结MOSFET器件的部分体区；在所述终端结构的表面依次形成氧化层和介质层。

本发明提供的超结MOSFET器件及其制造方法，采用不同深度的沟槽作为终端结构，当器件反向耐压时，阶梯结构增大了深阱区电场曲率半径，使器件内部电势更加均匀分布，降低了峰值电场，使终端耐压结构耐压能力提高，在保证器件区耐压的同时，节省终端结构的尺寸，更好的优化器件终端结构的电势分布，有效降低峰值电场强度，提高器件终端的耐压性能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例一提供的超结MOSFET器件的剖面结构示意图；

图2为本发明实施例二提供的超结MOSFET器件制作方法的流程示意图；

图3A为本发明实施例二中形成多个沟槽之后的所述超结MOSFET器件的结构示意图；

图3B为本发明实施例二中在外延层的表面上形成氧化层之后的所述超结MOSFET器件的结构示意图；

图3C为本发明实施例二中形成多个相互隔离的窗口之后的所述超结MOSFET器件的结构示意图；

图3D为本发明实施例二中对所述窗口下方的区域进行刻蚀之后的所述超结MOSFET器件的结构示意图；

图3E和图3F为本发明实施例二中进行光刻的过程中所述超结MOSFET器件的结构示意图；

图3G为本发明实施例二中形成掺杂区之后的所述超结MOSFET器件的结构示意图；

图4为本发明实施例二中形成相互隔离的多个沟槽的方法流程示意图。

附图标记：

10-衬底； 11-外延层； 12-掺杂区；

111-第一凹槽； 112-第二凹槽； 13-氧化层；

14-介质层； 15-源区； 16-体区；

17-金属层； 18-多晶硅层。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。为了方便说明，放大或者缩小了不同层和区域的尺寸，所以图中所示大小和比例并不一定代表实际尺寸，也不反映尺寸的比例关系。

图1为本发明实施例一提供的超结MOSFET器件的剖面结构示意图，如图1所示，所述器件包括：

外延层11、位于外延层11中的器件区和位于器件区外围的终端结构；其中，终端结构包括：

位于器件区的外围，且位于外延层11的表面内的多个掺杂区12，多个掺杂区12的导电类型与外延层11的导电类型不同，多个掺杂区12的深度从靠近器件区的区域向外围区域递减；

覆盖终端结构表面的氧化层13；

覆盖氧化层13表面的介质层14。

其中，所述外延层可以为在半导体衬底上生长的一层或多层半导体薄膜。

在实际应用中，所述器件区为功率器件的主芯片区域，可以简称为CELL区。其中，所述外延层可以为半导体元素，例如单晶硅、多晶硅或非晶结构的硅或硅锗(SiGe)，也可以为混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合。在实际应用中，外延层11具体可以为在半导体衬底10上生长的一层或多层半导体薄膜的外延片。本实施例在此不对其进行限制。

具体的，所述掺杂区的导电类型与所述外延层的导电类型相反，所述导电类型具体包括N型和P型。例如，若所述外延层的导电类型为N型，则掺杂区的导电类型为P型。

其中，所述多个掺杂区中最靠近所述器件区的掺杂区的深度不小于所述器件区内的超结MOSFET器件的体区深度，从而进一步提高器件终端的耐压。

进一步的，为了优化器件性能，所述器件区内的超结MOSFET器件的体区深度相同。

具体的，采用不同深度的沟槽作为终端结构，当器件反向耐压时，阶梯结构增大了深阱区电场曲率半径，使器件内部电势更加均匀分布，降低了峰值电场，使终端耐压结构耐压能力提高。

实际应用中，后续还需要按照传统的工艺流程完成器件制作，例如，形成器件的栅极结构、源区及金属层的制备等。相应的，所述器件还包括：

位于所述器件区内的所述超结MOSFET器件的源区15、体区16和栅极结构；

位于器件表面的金属层17，且所述金属层延伸覆盖至所述终端结构中的所述氧化层的表面。

其中，金属层的材料可以为金、银、铝、铂或钼，具体材料的选择可根据实际情况而定。所述栅极结构可以包括自下而上依次形成的氧化层13、多晶硅层18和介质层14。

具体的，所述器件还包括：位于所述终端结构外围的截止环。

进一步的，所述截止环可以包括：位于所述外延层表面内的阱区、以及覆盖所述阱区表面的金属层，所述阱区的导电类型与所述外延层的导电类型相同，且所述阱区延伸至所述终端结构的边缘区域。

需要说明的是，图中所示的终端结构仅有三个掺杂区，而实际应用中根 据不同的器件，所述掺杂区的数量也可以有所调整，图中所示的只是一种具体的实施方式。

本实施例提供的超结MOSFET器件，采用不同深度的沟槽作为终端结构，当器件反向耐压时，阶梯结构增大了深阱区电场曲率半径，使器件内部电势更加均匀分布，降低了峰值电场，使终端耐压结构耐压能力提高，在保证器件区耐压的同时，节省终端结构的尺寸，更好的优化器件终端结构的电势分布，有效降低峰值电场强度，提高器件终端的耐压性能。

图2为本发明实施例二提供的超结MOSFET器件制作方法的流程示意图，为了对本实施例中的方法进行清楚系统的描述，图3A-图3G为本实施例执行过程中超结MOSFET器件的结构示意图，如图2所示，所述方法包括以下步骤：

101、在外延层表面内形成相互隔离的多个沟槽，其中，所述多个沟槽包括位于预设的器件区内的多个第一沟槽和位于所述器件区外围的终端结构中的多个第二沟槽，所述多个第二沟槽的深度从靠近所述器件区的区域向外围区域递减。

其中，所述第一沟槽的深度可以相同。所述外延层可以为在半导体衬底上生长的一层或多层半导体薄膜。

具体地，执行101之后的所述超结MOSFET器件的结构示意图如图3A所示，其中，所述外延层用标号11表示，所述第一沟槽用标号111表示，所述第二沟槽用标号112表示。

在本实施例的一种可实施方式中，如图4所示，图4为本发明实施例二中形成相互隔离的多个沟槽的方法的流程示意图，101具体可以包括：

401、在外延层的表面上形成氧化层。

具体地，执行401之后的所述超结MOSFET器件的结构示意图如图3B所示，其中，所述外延层仍用标号11表示，所述氧化层用标号31表示。

402、去除预设区域内的所述氧化层，以露出所述外延层的表面，形成多个相互隔离的窗口。

具体地，执行402之后的所述超结MOSFET器件的结构示意图如图3C所示。

403、对所述窗口下方的区域进行刻蚀，形成位于所述外延层表面内且深 度相同的多个沟槽，所述多个沟槽包括所述第一沟槽和所述第二沟槽。

具体地，执行403之后的所述超结MOSFET器件的结构示意图如图3D所示，其中，所述第一沟槽仍用标号111表示，所述第二沟槽仍用标号112表示。

404、形成覆盖所述第一沟槽的光刻胶，并针对自所述终端区的外围区域向靠近所述器件区的区域的每个第二沟槽，依次叠加形成覆盖所述第二沟槽的光刻胶，并对未覆盖有光刻胶的第二沟槽进行光刻。

具体地，执行404的光刻过程中的所述超结MOSFET器件的结构示意图如图3E和3F所示，其中，所述光刻胶用标号32表示。

可以看出，第一沟槽的表面覆盖有光刻胶，在光刻胶的保护下不会被刻蚀。为了实现凹槽深度自内向外递减的多个第二凹槽，首次刻蚀中，可以选择将第二凹槽中最远离器件区的凹槽被光刻胶覆盖，则该凹槽不会被刻蚀，第一次刻蚀完成后该凹槽的深度最小，进一步的，在第二次刻蚀中，将位于该凹槽内侧相邻的第二凹槽同样覆盖光刻胶，再次进行刻蚀，依次类推，从而实现凹槽深度自内向外递减的结构。

可选的，当所述多个掺杂区中最靠近所述器件区的掺杂区的深度等于所述器件区内的超结MOSFET器件的体区深度时，为了简化工艺，可以在上述刻蚀第二凹槽的过程中始终在最靠近所述器件区的第二凹槽上覆盖光刻胶，即不进行刻蚀，而在深槽刻蚀形成第一凹槽的同时，才去除覆盖在最靠近所述器件区的第二凹槽上的光刻胶，以同时对最靠近所述器件区的第二凹槽的进行深槽刻蚀，从而形成最靠近所述器件区，且凹槽深度与第一凹槽相同的第二凹槽。

405、去除光刻胶，并对所述第一沟槽进行深槽刻蚀，其中，最靠近所述器件区的所述第二沟槽的深度不小于所述第一沟槽的深度。

具体地，执行405之后的所述超结MOSFET器件的结构示意图如图3A所示。

可选的，本实施方式中，在同一次刻蚀工艺对所述第一沟槽和最靠近所述器件区的第二沟槽进行深槽刻蚀，方便快捷的形成深度相同的沟槽。再可选的，若需要使得最靠近所述器件区的所述第二沟槽的深度大于所述第一沟槽的深度，则可在此后进一步对最靠近所述器件区的所述第二沟槽进行刻蚀 即可。

102、在所述多个沟槽内形成掺杂区，其中，位于第一沟槽内的掺杂区形成所述器件区内的超结MOSFET器件的部分体区。

具体地，执行102之后的所述超结MOSFET器件的结构示意图如图3G所示，其中，所述掺杂区用标号12表示。

实际应用中，可以通过生长外延层，并使用化学机械抛光方式，将表面的材料，例如，光刻胶、氧化层等去掉，从而形成如图3G所示的器件结构。

103、在所述终端结构的表面依次形成氧化层和介质层。

具体的，后续按照传统的超结金属氧化物半导体场效应晶体管的工艺流程完成器件制作，例如，形成器件的栅极结构、源区及金属层的制备等。相应的，在103之后，所述方法还包括：

在所述器件区内，形成所述超结MOSFET器件的源区、体区和栅极；

在所述器件区内的整个器件表面覆盖金属层，且所述金属层延伸覆盖至所述终端结构中的所述氧化层的表面。

其中，所述栅极结构可以包括自下而上依次形成的氧化层、多晶硅层和介质层。

具体的，执行上述步骤后所述超结MOSFET器件的结构示意图如图1所示。

其中，金属层的材料可以为金、银、铝、铂或钼，具体材料的选择可根据实际情况而定。

实际应用中，为了提高器件性能，还可以在终端结构的外围设置截止环，相应的，方法还包括：形成位于所述终端结构外围的截止环。

进一步的，所述截止环可以包括：位于所述外延层表面内的阱区、以及覆盖所述阱区表面的金属层，所述阱区的导电类型与所述外延层的导电类型相同，且所述阱区延伸至所述终端结构的边缘区域。

需要说明的是，图中所示的终端结构只是一种具体的实施方式，并未对其它实施方式进行限制。

本实施例提供的超结MOSFET器件制作方法，采用不同深度的沟槽作为终端结构，当器件反向耐压时，阶梯结构增大了深阱区电场曲率半径，使器件内部电势更加均匀分布，降低了峰值电场，使终端耐压结构耐压能力提高， 在保证器件区耐压的同时，节省终端结构的尺寸，更好的优化器件终端结构的电势分布，有效降低峰值电场强度，提高器件终端的耐压性能。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。