具有集成无源组件的开关式功率级的制作方法

背景技术：

各种移动装置中所使用的系统单芯片(soc)中的电力分配网络(pdn)通常包含经由微凸块或铜柱连接到封装衬底的芯片上金属化物层。微凸块可通过封装内的导通体及一或多个重分布层(rdl)而连接到封装的球，其中封装的球耦合到印刷电路板(pcb)。此通常导致显著寄生电感，所述显著寄生电感变成对移动装置的性能的显著限制因素，这是因为较高频率及较高电流由于负载电流的快速改变而产生也称为下降的局部瞬态效应。

为了克服此困难，提出嵌入式电压调节器(evr)及各种瞬态控制电路。出于效率起见，所述电压调节器通常为具有电感器的开关调节器。然而，在实施evr时最大挑战中的一者是制造具有高电感比电阻值(l/r：电感[nh]/电阻[mohms])与小形式因子(额定电流/平方毫米)的电感器。

技术实现要素：

关于一些实施例，本揭示内容论述具有集成电感器的可扩缩开关调节器架构及用以优化各种性能参数对结构的面积的方法。在一些实施例中，经组合开关与电感器经构造为单位单元且可经组合以形成较高电流驱动能力多相操作所需的较大元件。

提供针对此单位单元具有小于0.25mm^2的面积的三个实例。可针对过程节点的从180nm低至28nm及以外(例如，10nmfinfet)的完整范围制定出这些实例。

对于任何电感器，针对给定芯面积优化磁动力及相对于磁场路径长度使芯的面积最大化是基础的。磁动力与电流及电流围绕芯进行的匝数(n)成比例。经良好界定的芯结构的电感与面积*n^2/长度成比例。

任何电流流动(举例来说，导线或微凸块上)均形成磁场圈。对于电力分配网络的给定几何形状，总体磁场导致通常称为寄生电感的事物。

在本发明的一些方面中，利用微凸块及rdl金属化物来选择性地形成所要磁场路径的结构使开关电压调节器的开关的顶部上的电感最大化及最小化。微凸块的最大电流能力及开关的大小经选择以匹配可经构造以达成所要电感与最大l/r比率(电感/电阻)的电感器芯面积、磁场路径长度及匝数。此还与开关的面积相匹配使得电感器可构建于对应开关的顶部上。此结构可接着视为形成开关调节器的单位元件。所述单位元件可为多相降压的单个相位或具有耦合电感器的单位元件。

根据本发明的各方面的一些实施例提供一种包含集成电路的封装，其包括：集成电路(ic)芯片，其包含系统单芯片(soc)及电压调节器，所述电压调节器包含串联连接的第一与第二晶体管；多层式衬底，其通过微凸块耦合到所述ic芯片，所述微凸块包含至少一个微凸块阵列，所述多层式衬底包含至少一个重分布层及多个导通体，其中从所述至少一个微凸块阵列中的所述微凸块中的选定者延伸的选定导通体由所述至少一个重分布层成对地耦合，其中所述选定导通体电耦合到所述选定导通体中围绕所述微凸块的其它选定导通体；其中所述选定导通体及所述至少一个微凸块阵列中的所述微凸块形成电感器结构的至少一部分；且其中电感器结构的所述至少一部分经定位以对应于所述电压调节器的所述第一及第二晶体管的布局区。在一些实施例中，所述多层式衬底包含将所述选定导通体电耦合到所述选定导通体中围绕所述微凸块的其它选定导通体的重分布层。在一些实施例中，所述ic芯片的金属层将所述选定导通体电耦合到所述选定导通体中围绕所述微凸块的其它选定导通体。在一些实施例中，所述至少一个微凸块阵列布置成图案且经连接以便在所述ic芯片的操作期间形成至少一个闭合环路磁场。在一些实施例中，所述微凸块包含用于电力连接及接地连接的微凸块，且所述用于电力连接及接地连接的微凸块围绕所述至少一个微凸块阵列的对置侧。在一些实施例中，所述至少一个微凸块阵列包含包含第一微凸块阵列及第二微凸块阵列，所述第一微凸块阵列及所述第二微凸块阵列中的每一者包含第一组微凸块及第二组微凸块，所述第一组微凸块布置成一对平行线，所述第二组微凸块布置成平行于所述对平行线的另一对平行线，所述另外的平行线中的所述线由所述第一组微凸块的所述对平行线分开，所述第一及第二微凸块阵列的所述第一组微凸块经配置以用于沿第一方向传递电流，且所述第一及第二微凸块阵列的所述第二组微凸块经配置以用于沿第二方向传递电流，所述第二方向与所述第一方向相反。在一些此类实施例中，所述至少一个微凸块阵列包含介于所述第一微凸块阵列与所述第二微凸块阵列之间的第三微凸块阵列，所述第三微凸块阵列包含第一组微凸块及第二组微凸块，所述第三微凸块阵列的所述第一组微凸块经配置以用于沿所述第二方向传递电流，且所述第三微凸块阵列的所述第二组微凸块经配置以用于沿所述第一方向传递电流。

根据本发明的各方面的其它实施例提供一种供在提供包含嵌入式电压调节器的系统单芯片(soc)时使用的方法，其包括：形成多层式衬底的重分布层；在所述多层式衬底中形成至少一个导通体阵列，所述至少一个导通体阵列形成电感器的至少一部分，所述至少一个导通体阵列中的所述导通体中的至少一些通过由所述重分布层提供的连接而电连接；在所述至少一个导通体阵列中的导通体之间沉积磁性材料；将包含所述电压调节器的ic芯片连接到所述至少一个导通体阵列，所述ic芯片通过至少一个微凸块阵列而连接到所述至少一个导通体阵列，所述至少一个微凸块阵列下伏于所述电压调节器的开关晶体管的布局下，所述微凸块中的至少一些通过由所述ic芯片的金属层提供的连接而电连接，所述至少一个导通体阵列、所述至少一个微凸块阵列、由所述重分布层提供的所述连接及由所述金属层提供的所述连接形成电感器。在一些实施例中，所述至少一个导通体阵列包括第一导通体阵列及第二导通体阵列，其中由所述ic芯片的所述金属层提供的所述连接及由所述重分布层提供的所述连接经布置使得在所述第一导通体阵列及所述第二导通体阵列的第一组导通体中流动的电流将沿与所述第一导通体阵列及所述第二导通体阵列的第二组导通体的电流流动相反的方向流动，其中针对每一阵列，所述第一组导通体中的导通体由所述第二组导通体中的导通体侧面相接。在一些此类实施例中，所述第一及第二组导通体中的每一者包含线性布置的导通体。一些实施例进一步包含形成提供电力供应路径的多个第三导通体及提供接地路径的多个第四导通体，其中所述多个第三导通体及所述多个第四导通体位于所述第一导通体阵列及所述第二导通体阵列的相对侧上。在一些实施例中，所述电压调节器包含串联耦合于较高电压源与较低电压源之间的高侧开关与低侧开关，且所述ic芯片连接到所述导通体，使得所述高侧开关及所述低侧开关叠覆于所述第一导通体阵列及所述第二导通体阵列上。在一些实施例中，由所述重分布层及所述ic芯片的所述金属层提供的所述连接用于提供以使施加到电感器节点上的信号的电感最大化且使施加到来自所述较高电压源及所述较低电压源的信号的电感最小化的连接。

在审阅本揭示内容后将更全面地理解本发明的这些及其它方面。

附图说明

图1图解说明用于耦合硅衬底与封装的紧密相贴微凸块阵列。

图2图解说明根据本发明的各方面的微凸块阵列。

图3图解说明根据本发明的各方面的集成电感器。

图4图解说明根据本发明的各方面的另一微凸块阵列。

图5展示根据本发明的各方面的另一集成电感器。

图6展示图5的集成电感器以及用于电力转换器的连接。

图7展示用于包含旁路开关的降压调节器的图6的结构的vdd连接及gnd连接的样本布局关系。

图8展示包含旁路开关的降压调节器的部分电路示意图。

图9图解说明包含硅上vdd节点及硅上lx节点的实例性三维布局。

图10展示根据本发明的各方面的用于另一实例性集成电感器的结构。

图11展示根据本发明的各方面的用于又一实例性集成电感器的结构。

图12展示典型倒装芯片多层式衬底封装。

图13图解说明根据本发明的各方面的实例性多层式封装衬底的横截面及其环境。

图14a到c图解说明根据本发明的各方面的封装衬底内的电感器的制作，其中所述封装衬底耦合到soc。

具体实施方式

图1图解说明用于耦合硅衬底与封装的紧密相贴微凸块阵列。举例来说，所述硅衬底可为用于soc的硅衬底。图1的微凸块可视为位于硅衬底上，以较暗横截面图解说明的第一组微凸块(例如，微凸块111)将电流从硅衬底输送出去，而以较亮横截面图解说明的第二组微凸块(例如，微凸块121)将电流输送到硅衬底中。通常，当电流流动穿过微凸块时，在微凸块周围产生磁场。将电流输送到硅衬底中的微凸块周围的磁场具有第一磁场定向131，且将电流从硅衬底输送出去的微凸块周围的场具有第二相对磁场定向135。针对使电流沿相同方向流动的成一线的微凸块，介于微凸块之间的磁场相抵消，且可形成较长磁场路径，举例来说，将电流输送到硅衬底中的成第一线的微凸块的磁场路径141及将电流从硅衬底输送出去的成第二线的微凸块的磁场路径145。

图2图解说明根据本发明的各方面的微凸块阵列。在图2中，微凸块阵列包含用于将电流输送到硅衬底(举例来说，用于soc的硅衬底)中的第一组微凸块及用于将电流从硅衬底输送出去的第二组微凸块。在图2中，第一组微凸块以较亮横截面展示(例如，微凸块221)，且第二组微凸块以较暗横截面展示(例如，微凸块211)。在各种实施例中，微凸块以用以形成闭合环路磁场环路的方式排序。在图2的实施例中，第二组微凸块中的微凸块布置成两条邻近且平行的线，其中每一线的微凸块与另一线的微凸块偏移。第一组微凸块中的微凸块也布置成平行于第一组中的微凸块的两条线的两条平行线，其中第二组中的微凸块的两条线介于第一组中的微凸块的线之间，且其中第一组的每一线的微凸块与第二组的最接近线的微凸块邻近但不偏移。在微凸块如此布置的情况下，在第二组中的微凸块周围于第一组中的微凸块与第二组中的微凸块之间形成磁场路径。

在一些实施例中，图2的微凸块布置成单个导电结构。举例来说，封装中的导通体或铜柱可从每一微凸块延伸到下部重分布层(rdl)(或上部rdl，这取决于硅衬底是位于硅衬底的顶部上还是下方)。第一组微凸块中的每一微凸块有效地电耦合到第二组微凸块中的邻近对应微凸块，并且还有效地电耦合到第二组微凸块中的下一凸块(其中一个桥接连接耦合第一组与第二组中的每一者的来自非邻近线的微凸块)。针对两组的成一对邻近线的微凸块，此可通过下部rdl金属耦合每一微凸块的导通体或铜柱而实现，其中硅底部(或顶部，取决于定向)金属耦合两组的成另一对邻近线的微凸块。在图2中，此示意性地展示为较亮线(例如，线231)耦合下部rdl中的微凸块，且较暗线(例如，线235)耦合硅底部金属中的微凸块，但在一些实施例中，硅底部金属连接可由上部rdl连接替代。在一些实施例中，与线相关联的箭头的方向展示下部rdl及硅底部金属中的电流流动的方向。在图2的实例中，在磁场芯周围形成13个环路，由电流环路形成的磁场路径展示为粗线251。

图3图解说明根据本发明的各方面的集成电感器。如图3中所图解说明，图3的集成电感器芯包含图2的微凸块阵列中的两者，其中第一微凸块阵列333与第二微凸块阵列335并排布置。在图3中所图解说明的实施例中，形成每一微凸块阵列的微凸块的线彼此平行。在一些实施例中且如图3中所图解说明，磁性材料321位于封装中介于从微凸块延伸的导通体或铜柱之间。举例来说，所述磁性材料可为形成用于电感器的铁氧体芯的铁氧体。

如图3中所进一步展示，第一微凸块阵列与第二微凸块阵列可使用金属迹线或导线341(举例来说，半导体金属层的部分)电连接在一起，其中金属迹线将来自第一微凸块阵列的微凸块连接到来自第二微凸块阵列的微凸块。

对可被视为磁体积的事物的包装可通过使用如图4中所展示的另一微凸块阵列而改进。图4图解说明根据本发明的各方面的另一微凸块阵列。如同图2的微凸块阵列，图4的微凸块阵列包含第一组微凸块(举例来说，包含微凸块411)及第二组微凸块(举例来说，包含微凸块421)。图4的阵列的第一组微凸块及第二组微凸块的布置也如同图2的阵列的布置，且图4的微凸块也通常作为图2的微凸块(举例来说，使用rdl及/或半导体金属层连接431及435)而电耦合。

然而，在图4的微凸块阵列中，到硅衬底中或从硅衬底出去的电流的输送在与图2的微凸块阵列相比时是相反的。因此，针对图4的微凸块阵列，可被视为提供微凸块的外围线的第一组微凸块用于将电流从硅衬底输送出去，且可被视为提供微凸块的内部线的第二组微凸块用于将电流从硅衬底输送出去。在根据此布置输送电流的情况下，可形成磁场环路451。

图5展示根据本发明的各方面的另一集成电感器。图5的集成电感器如同图3的集成电感器，但另外利用图4的微凸块阵列。图5的集成电感器包含第一微凸块阵列533及第二微凸块阵列537，其中所述第一及第二微凸块阵列如关于图2及3所论述。然而，不同于图3的集成电感器，插置有第三微凸块阵列535，其中第三微凸块阵列如关于图4所论述。

另外，在一些实施例中且如图5中所图解说明，磁性材料521位于封装中介于从微凸块延伸的导通体或铜柱之间。举例来说，所述磁性材料可为形成用于电感器的铁氧体芯的铁氧体。并且，如图5中所进一步展示，第一与第三微凸块阵列可使用金属迹线或导线541连接在一起，其中金属迹线541将来自第一微凸块阵列的微凸块连接到来自第三微凸块阵列的微凸块。类似地，第三与第二微凸块阵列可使用金属迹线或导线543连接在一起，其中金属迹线543将来自第三微凸块阵列的微凸块连接到来自第二微凸块阵列的微凸块。

与图3的集成电感器相比，图5的集成电感器具有穿过不同微凸块阵列的平行微凸块的邻近线的相对电流流动。相对电流流动产生图5中以波浪线展示的另外的磁路径551及553。相对电流流动增加从微凸块延伸的邻近导体的互电感，从而增加结构的总体电感。

图6展示图5的集成电感器以及用于电力转换器的连接。举例来说，所述电力转换器可为降压电力转换器。

针对也可为降压调节器的降压电力转换器，使供应连接及接地连接的电感最小化而同时使电感最大化可为优选的。在图6中，vdd连接611及gnd连接621位于其中通过将用于vdd连接及gnd连接的微凸块放置成挨着具有类似电流流动方向的微凸块而使磁通量减小的区域中。在图6的实施例中，vdd微凸块是沿着第一微凸块阵列中的微凸块的外线而线性布置，且gnd微凸块是沿着第二微凸块阵列中的微凸块的外线而线性布置。在此方面，可注意到，针对降压电力转换器，vdd的电流及gnd的电流沿相同方向流动，此不同于其中vdd电流与gnd电流将沿相反方向流动的典型电路。此外，vdd微凸块及gnd微凸块线性延伸经过包含所述微凸块阵列中的微凸块的区，从而提供较长微凸块连接条带，此可使有效磁场路径延伸且进一步降低vdd连接及gnd连接的电感。

在图6中，还标记降压调节器的电感器lx节点631及电压输出vout节点633。lx节点展示为处于第三(中间)微凸块阵列的端处、具有到第一微凸块阵列中的第一微凸块的连接。vout节点展示为耦合到第二微凸块阵列中的最后微凸块。

在许多实施例中，图6的结构覆叠于降压调节器的开关的布局上(或下伏于所述布局下，取决于硅/封装定向)。图7展示用于包含旁路开关的降压调节器的图6的结构的vdd连接及gnd连接的样本布局关系。图8展示包含旁路开关的降压调节器的部分电路示意图。如图8中所展示，具有旁路开关的降压调节器包含耦合于vdd与gnd之间的高侧开关811及低侧开关813，其中lx节点815介于高侧开关与低侧开关之间。电感器817耦合lx节点与vout节点，其中第一旁路开关819a及第二旁路开关819b与电感器并联耦合。虽然图8中展示两个旁路开关，但应认识到，在各种实施例中，可提供仅单个旁路开关。

返回到图7，用于具有旁路开关的降压调节器的布局包含用于高侧开关711a、711b的区及用于低侧开关713a、713b的区。用于高侧开关及低侧开关的区介于用于vdd751及gnd753的连接与微凸块之间。如图7中所展示，vdd连接围绕高侧开关且gnd连接围绕低侧开关。用于vdd及gnd的连接及微凸块如关于图6所论述，即位于电感芯区外部且与电感芯区的相对侧侧面相接。并且，如图7中所展示，旁路开关布局区包含介于低侧开关区的部分之间的第一区719a及挨着低侧开关区的一侧的第二区719b。lx节点连接755展示为位于用于旁路开关的第一及第二区的一侧上，其中vout节点连接757位于相对侧上。

图9图解说明包含硅上vdd节点911及硅上lx节点913的实例性三维布局。所述布局展示硅上vdd节点通过多个柱917a到917c连接到封装衬底上的vdd节点915，所述封装衬底展示为平行于硅。硅上lx节点也通过柱919a与一系列rdl连接器921a到921c而连接到rdl(及在各种实施例中，封装衬底)，所述一系列rdl连接器中的每一者通过相应柱925a到925f耦合到硅923a到923c上的一系列连接器中的一者。如图8中所图解说明，耦合到lx节点的连接器及柱的相对位置基本上为关于图2所论述的结构的部分的镜像。

针对上文所论述的电感结构中的每一者，有效磁场路径长度与微凸块及上部/下部rdl金属内所含的芯面积相比的比率通常确定可获得的电感。此还与填充芯区的材料的相对磁导率成比例。

下文章节中论述数个实例。本发明的一方面涉及优化电感器架构及开关区。

通常，优化考虑包含：

1)凸块的电流载运能力及连接凸块的rdl层的厚度界定对凸块数/相位的初始选择。在实例1及2中，此为1a/相位，且在实例3中，此为3a/相位；

2)针对给定过程节点，经优化开关的典型电流密度界定面积(4a/mm^2界定180nm，>15a/mm^2界定28nm)；

3)针对开关大小，还涉及最优开关频率及目标电感的大小；

4)在给出相对磁导率的情况下，可确定最优匝数以使品质因数最大化；

5)在下文实例中，此受凸块尺寸限制。在其它方面，将减小经组合结构的面积以实现最大电力递送密度；

6)除磁导率外，还可能希望确认场强度对磁性材料芯的饱和度。

实例1(具有如图6中所展示的结构)

过程节点：180nm

额定电流：1a/凸块

磁路径长度/芯面积：1.8mm/(70umx50um)x3(3个“芯”，如图6中所展示)

匝数：13/芯

总电感：lx节点处1nh(空气芯)

vdd/gnd电感<35ph

注意，图中所展示的由磁路径线定界的芯区可填充有磁性材料，且1nh将与材料的相对磁导率成比例地增加。理想地，vdd/gnd区将不填充有磁性材料且将或多或少保持<50ph。

实例2(具有如图10中所展示的结构)

过程节点：180nm

额定电流：1a/凸块

磁路径长度/芯面积：1.8mm/(70umx50um)

匝数：18/芯

总电感(相对磁导率>60)：lx节点处>19nh

总电阻：12mohms

品质因数：4a/mm^2下l/r＝l.57nh/mohms

vdd/gnd电感<35ph

实例3(具有如图11中所展示的结构)

过程节点：28nm

额定电流：3a(1a/凸块)

磁路径长度/芯面积：1.8mm/(70umx50um)

匝数：6/芯

总电感(相对磁导率>60)：lx节点处>2nh

总电阻：4mohms

l/r＝0.5nh/mohms

品质因数：12a/mm^2下l/r＝0.5nh/mohms

图12展示典型倒装芯片多层式衬底封装。在图12中，rdl及中间导通体用于路由。在图12中，soc(包含嵌入式电压调节器)1211通过微凸块1215而耦合到多层式衬底1213中的信号路径。导通体(举例来说，导通体1217)及rdl(举例来说，rdl1219)将各种微凸块电耦合到各种焊料球(举例来说，接地gnd焊料球1221)。焊料球又将多层式衬底的信号路径电耦合到印刷电路板(pcb)1223。如图12中所展示，pcb另外包含外部电容器1225。

在本发明的各方面中，微凸块、rdl及中间导通体的组合形成将磁场拘限于闭合环路中或减少半导体装置的邻近引脚的互耦合的结构。上文所论述的微凸块阵列可至少部分地以图13的横截面图解说明。

图13图解说明根据本发明的各方面的实例性多层式封装衬底的横截面及其环境。如关于图12所论述，soc1311通过微凸块1315电耦合到多层式衬底1313的信号路径。衬底的信号路径还通过焊料球1321电耦合到pcb1323。

在图13的实例中，底部rdl层1331仍用于信号路由，但微凸块及堆叠的两个导通体(例如，导通体1333a、1333b)形成磁芯区。如图13中所展示，用于磁芯的选定微凸块可通过顶部硅金属(例如，顶部硅金属1341a、1341b)耦合，如关于其它图所论述。类似地，选定导通体可通过rdl层1343耦合。磁芯区内的电流流动展示为较暗区，并且此区构造于开关上面且使用于磁路径的体积最大化。

在一些实施例中且如图13中所展示，此区填充有磁性材料(例如，铁氧体)以进一步增加电感。到lx节点的连接可处于到引脚中的第三维度，如先前所展示。注意，电感器结构使用lx与vout之间的全部可用体积(视需要，路由层除外)。

对于用于消费电子器件中的电感器，缩小尺寸及以较高频率操作是持续趋势。对于独立电感器，此趋势可总结于用于可用作现成组件的电感器的下表中。

对于集成解决方案，所述数据显著分散。用于所论述解决方案的一个可能实施方案可总结于下表中。

在给出基本信息的情况下，可确定用于现成组件的可能结构且将其与所论述结构进行比较。此针对0402大小组件(较接近于集成电感器尺寸)提供于下表中。另外，存在可考虑的数个额外因素。当芯区减小时，磁动力及对应磁场强度通常使对具有低相对磁导率的磁性材料的选择为优选的，以便限制芯中可在不使芯饱和的情况下适应的场强度。在一些实施例中，针对集成电感器，可选择具有在20到80的范围中的相对磁导率的磁芯材料以便达到特定电感目标且仍使饱和通量密度保持低于1特斯拉。在一些实施例中，总体体积利用可从21％降低到12.6％，此可归因于有限可用体积而预期。凸块布置的任何图案可经分析以实现较高百分比作为品质因数。

图14a到c图解说明根据本发明的各方面的封装衬底内的电感器的制作，其中所述封装衬底耦合到soc。转到图14a，多层式衬底1413包含多个导通体，包含延伸到多层式衬底的顶部的导通体1433a到1433f。导通体1433a到1433f通常线性布置，其中导通体1433a位于一端处，导通体1433f位于相对端处。在许多实施例中，所述导通体为耦合到先前所论述的微凸块阵列的导通体。在一些实施例中，导通体可呈柱的形式。在图14a的实施例中，导通体可被视为两个堆叠导通体，这是因为其延伸通过中间重分布层到达下部重分布层1435。下部重分布层耦合导通体1433a到1433f中的一些。在大多数实施例中，下部重分布层耦合来自不同组的导通体的导通体，使用术语“导通体组”来对应于耦合到如先前所论述的微凸块组的导通体。在图14a的实施例的情形中，多层式衬底还包含可用于信号路由的底部重分布层1431。如图14a中所展示，多层式衬底包含导通体1433a与1433f之间的敞开体积1471。举例来说，所述敞开体积可通过蚀刻多层式衬底而形成。

图14b展示磁性材料沉积于敞开体积内以形成磁芯1481。在许多实施例中，所述磁性材料为具有适用于集成电感器的相对磁导率的铁氧体或镍锌铁氧体。如图14b中所展示，磁性材料以方格图案横截面指定。

转到图14c，soc1411通过微凸块1415电耦合到多层式衬底1413的信号路径。如图14c中所展示，耦合到导通体1433a到1433f中的一些的选定微凸块是通过顶部硅金属(例如，顶部硅金属1441a、1441b)耦合。在大多数实施例中，顶部硅金属耦合来自不同组的导通体的导通体。在其它实施例中，所述耦合由第四rdl层而非顶部硅金属提供。衬底的信号路径还可通过焊料球1421电耦合到pcb(未展示)。在一些实施例中，soc在供应节点(vdd)、负载输出节点(out)、电感器lx节点及接地节点(g)处电耦合到衬底。在一些实施例中，焊料球还提供在供应节点、负载输出节点、电感器lx节点及接地节点处衬底到pcb(未展示)的耦合。在此方面，提供用于vdd信号的路径的导通体1441位于导通体1433a到1433f的第一侧的外部且邻近所述第一侧，且导通体1443位于导通体1433a到1433f的相对侧的外部且邻近所述相对侧。

虽然已关于各种实施例论述了本发明，但应认识到，本发明包括由本揭示内容支持的新颖且非显而易见技术方案。