局部互连结构的制作方法与流程

本发明属于半导体工艺领域，特别是涉及一种局部互连结构的制作方法。

背景技术：

随着半导体工艺的发展，半导体器件的关键尺寸逐步减小，已增加单位面积内器件的密度，进而降低生产成本。然而，当半导体器件的关键尺寸减小到一定的程度，有源区的关键尺寸、多晶硅的关键尺寸、连接通孔的关键尺寸、以及连接通孔与多晶硅的距离很难使用常规工艺进一步缩小，成为制约半导体器件进一步缩小的关键因素。

现有工艺中，一般通过增加侧墙刻蚀工艺以打开栅极多晶硅层两侧的侧墙，而后沉积另一多晶硅层，以实现栅极与栅极、栅极与源/漏极的局部互连。该工艺可以减少互连结构的数量，并可以减小半导体器件的尺寸，进而实现半导体芯片尺寸的减小。

然而，随着半导体器件关键尺寸的进一步缩小，上述工艺仍然面临许多挑战，譬如，打开栅极多晶硅层两侧的侧墙后形成的所述另一多晶硅层之间的间隙非常小，只有30nm，使得传统的光刻工艺无法实现对其进行覆盖光刻，使得连接通孔难以形成。通过自对准侧墙工艺可以扩大关键尺寸窗口，然而，自对准侧墙工艺中包括多步湿法清洗的步骤，湿法清晰会对栅极侧墙表面及隔离区域表面形成凸台，进而影响后续连接通孔及层间介质层的形成。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种局部互连结构的制作方法，用于解决现有技术中有源区的关键尺寸、多晶硅的关键尺寸、连接通孔的关键尺寸、以及连接通孔与多晶硅的距离难以进一步减小的问题。

为实现上述目的及其他相关目的，本发明提供一种局部互连结构的制作方法，所述局部互连结构的制作方法包括：

提供半导体衬底，所述半导体衬底内形成有隔离区域；

在所述隔离区域之外的所述半导体衬底上形成栅极堆栈结构，并在所述栅极堆栈结构顶部形成第一硬掩膜层；所述栅极堆栈结构由下至上依次包括隧穿氧化层、第一多晶硅层及栅间介电层；

在所述栅极堆栈结构及所述第一硬掩膜层两侧形成第一侧墙结构；

去除需要与相邻栅极堆栈结构形成局部互连的所述栅极堆栈结构两侧的所述第一侧墙结构；

形成第二多晶硅层，所述第二多晶硅层覆盖由所述栅极堆栈结构、所述第一硬掩膜层及所述第一侧墙结构构成的栅极结构，并填满相邻所述栅极结构之间的间隙；

在所述第二多晶硅层上形成第二硬掩膜层；图形化所述第二硬掩膜层，以在所述第二硬掩膜层内形成开口，所述开口暴露出位于所述第一硬掩膜层及所述隔离区域上方的所述第二多晶硅层；

去除位于所述第一硬掩膜层及所述隔离区域上方的所述第二多晶硅层；

去除所述第一硬掩膜层及所述第二硬掩膜层。

作为本发明的局部互连结构的制作方法的一种优选方案，形成所述第二多晶硅层之后，在所述第二多晶硅层上形成所述第二硬掩膜层之前，还包括将所述第二多晶硅层进行平坦化处理的步骤。

作为本发明的局部互连结构的制作方法的一种优选方案，平坦化处理后，所述第二多晶硅层的上表面与所述第一硬掩膜层的上表面相平齐。

作为本发明的局部互连结构的制作方法的一种优选方案，平坦化处理后，还包括在所述第二多晶硅层上再次形成第二多晶硅层的步骤，以使得最终形成的所述第二多晶硅层的上表面高于所述第一硬掩膜层的上表面。

作为本发明的局部互连结构的制作方法的一种优选方案，平坦化处理后，所述第二多晶硅层的上表面高于所述第一硬掩膜层的上表面。

作为本发明的局部互连结构的制作方法的一种优选方案，所述第二多晶硅层的上表面高出所述第一硬掩膜层的上表面150埃～250埃。

作为本发明的局部互连结构的制作方法的一种优选方案，平坦化处理过程中，所述第一硬掩膜层被去除的厚度小于300埃。

作为本发明的局部互连结构的制作方法的一种优选方案，在所述第二硬掩膜层内形成所述开口后，还包括在所述开口两侧形成第二侧墙结构的步骤。

作为本发明的局部互连结构的制作方法的一种优选方案，形成的所述第一硬掩膜层的厚度为300埃～800埃，形成的所述第二多晶硅层的厚度为1500埃～3000埃，形成的所述第二硬掩膜层的厚度为300埃～500埃，形成的所述第二侧墙结构的高度为300埃～500埃。

作为本发明的局部互连结构的制作方法的一种优选方案，去除位于所述第一硬掩膜层及所述隔离区域上方的所述第二多晶硅层之后，所述第二侧墙结构的宽度为10nm～30nm。

作为本发明的局部互连结构的制作方法的一种优选方案，所述第一侧墙结构及所述第二侧墙结构均包括主侧墙及位于所述主侧墙外围的次侧墙。

作为本发明的局部互连结构的制作方法的一种优选方案，去除所述第一硬掩膜层及所述 第二硬掩膜层的同时，去除所述第二侧墙结构。

作为本发明的局部互连结构的制作方法的一种优选方案，所述开口的宽度大于60nm。

作为本发明的局部互连结构的制作方法的一种优选方案，去除所述第一硬掩膜层、所述第二硬掩膜层及所述第二侧墙结构后还包括在所述栅极堆栈结构顶部及所述第二多晶硅层表面形成金属硅化物的步骤。

如上所述，本发明的局部互连结构的制作方法，具有以下有益效果：通过本发明的局部互连结构的制作方法，可以使得连接通孔的刻蚀得到精准的控制，不会在栅极或其他区域形成凸台，进而不会对后续层间介质层的形成造成影响；同时，通过该方法，可以减少所需形成的连接通孔的数量，进而简化了工艺，节约了生产成本。

附图说明

图1显示为本发明局部互连结构的制作方法的流程图。

图2显示为本发明局部互连结构的制作方法中s1步骤呈现的结构示意图。

图3显示为本发明局部互连结构的制作方法中s2步骤呈现的结构示意图。

图4显示为本发明局部互连结构的制作方法中s3步骤呈现的结构示意图。

图5显示为本发明局部互连结构的制作方法中s4步骤呈现的结构示意图。

图6至图7显示为本发明局部互连结构的制作方法中s5步骤呈现的结构示意图。

图8至图9显示为本发明局部互连结构的制作方法中s6步骤呈现的结构示意图。

图10显示为本发明局部互连结构的制作方法中s7步骤呈现的结构示意图。

图11显示为本发明局部互连结构的制作方法中s8步骤呈现的结构示意图。

图12显示为本发明局部互连结构的制作方法中s9步骤呈现的结构示意图。

元件标号说明

20半导体衬底

21隔离区域

22栅极堆栈结构

221隧穿氧化层

222第一多晶硅层

223栅间介电层

23第一硬掩膜层

24第一侧墙结构

25第二多晶硅层

26第二硬掩膜层

27开口

28第二侧墙结构

29金属硅化物

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

请参阅图1，本发明提供一种局部互连结构的制作方法，所述局部互连结构的制作方法包括以下步骤：

s1：提供半导体衬底，所述半导体衬底内形成有隔离区域；

s2：在所述隔离区域之外的所述半导体衬底上形成栅极堆栈结构，并在所述栅极堆栈结构顶部形成第一硬掩膜层；所述栅极堆栈结构由下至上依次包括隧穿氧化层、第一多晶硅层及栅间介电层；

s3：在所述栅极堆栈结构及所述第一硬掩膜层两侧形成第一侧墙结构；

s4：去除需要与相邻栅极堆栈结构形成局部互连的所述栅极堆栈结构两侧的所述第一侧墙结构；

s5：形成第二多晶硅层，所述第二多晶硅层覆盖由所述栅极堆栈结构、所述第一硬掩膜层及所述第一侧墙结构构成的栅极结构，并填满相邻所述栅极结构之间的间隙；

s6：在所述第二多晶硅层上形成第二硬掩膜层；图形化所述第二硬掩膜层，以在所述第二硬掩膜层内形成开口，所述开口暴露出位于所述第一硬掩膜层及所述隔离区域上方的所述第二多晶硅层；

s7：去除位于所述第一硬掩膜层及所述隔离区域上方的所述第二多晶硅层；

s8：去除所述第一硬掩膜层及所述第二硬掩膜层。

在步骤s1中，请参阅图1中的s1步骤及图2，提供半导体衬底20，所述半导体衬底20内形成有隔离区域21。

作为示例，所述半导体衬底20的材料可以为硅、锗化硅、绝缘体上硅(silicononinsulator，soi)、绝缘体上锗化硅(silicongermaniumoninsulator，sgoi)或绝缘体上锗(germaniumoninsulator，goi)。

作为示例，半导体衬底20内形成的隔离区域21可以为浅沟槽隔离(sti，shallowtrenchisolation)区域或者局部氧化硅(locos，locallyoxidizedsilicon)区域，在本实施例中，所述隔离区域21为浅沟槽隔离区域，其材料至少包括氧化硅。

需要说明的是，浅沟槽隔离区域的形成工艺可以是本领域技术人员了解的任意一种工艺方法，例如：在形成有硬掩膜的半导体衬底上刻蚀平行排列的隔离槽，而后对所述隔离槽通过氧化物填充以及平坦化处理以形成浅沟槽隔离，其中，所述浅沟槽隔离表面与所述半导体衬底上的硬掩膜表面在同一平面上，所述硬掩膜包括依次形成于所述有源区22上的氧化硅及氮化硅。

在步骤s2中，请参阅图1中的s2步骤及图3，在所述隔离区域21之外的所述半导体衬底20上形成栅极堆栈结构22，并在所述栅极堆栈结构22顶部形成第一硬掩膜层23；所述栅极堆栈结构22由下至上依次包括隧穿氧化层221、第一多晶硅层222及栅间介电层223。

作为示例，所述隧穿氧化层221的材料可以为氧化硅或氧化硅/氮化硅/氧化硅，还可以是氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等高介电常数(高k)材料。

传统形成所述隧穿氧化层221的工艺为热氧化法，在高温环境下，将所述半导体衬底20暴露在含氧环境中，所述工艺通常在炉管(未示出)中实现，通常形成的所述隧穿氧化层22的厚度都在几十埃左右。优选地，本实施了中，在提供的所述半导体衬底20上用原位蒸汽产生氧化法或炉管氧化法形成所述隧穿氧化层221。

作为示例，可以采用但不仅限于低压化学气相沉积法(lpcvd，lowpressurechemicalvapordepostion)在所述隧穿氧化层221上形成所述第一多晶硅层222。

作为示例，所述栅间介电层223的材料可为氧化硅、氧化硅/氮化硅或氧化硅/氮化硅/氧化硅(ono)。优选地，本实施例中，所述栅间介电层223的材料优选为氧化硅/氮化硅/氧化硅(ono)。

作为示例，所述栅间介电层223的具体形成工艺如下：首先以低压化学气相沉积法形成一层均匀的氧化硅层(未示出)，接着以低压化学气相沉积法在该氧化硅层(未示出)上形成氮化硅层(未示出)，然后再以低压化学气相沉积法在氮化硅层(未示出)上形成另一层氧化 硅层(未示出)。其中第一层氧化硅(未示出)的厚度为40埃～60埃，优选50埃；氮化硅(未示出)的厚度为80埃～100埃，优选90埃；第二层氧化硅(未示出)的厚度为30埃～50埃，优选40埃。

作为示例，所述第一硬掩膜层23的材料可以为但不仅限于氧化硅或氮化硅。可以采用低压化学气相沉积工艺(lpcvd)、等离子体增强化学气相沉积工艺(pecvd)或次常亚化学气相沉积工艺(sacvd)在所述栅极堆栈结构22顶部形成所述第一硬掩膜层23。

作为示例，所述第一硬掩膜层23的厚度可以为300埃～800埃。

在步骤s3中，请参阅图1中的s3步骤及图4，在所述栅极堆栈结构22及所述第一硬掩膜层23两侧形成第一侧墙结构24。

作为示例，所述第一侧墙结构24包括主侧墙(未示出)及次侧墙(未示出)，所述主侧墙贴置于所述栅极堆栈结构22及所述第一硬掩膜层23，所述次侧墙位于所述主侧墙的外围。

作为示例，所述第一侧墙结构24的材料可以为氧化硅、氧化硅/氮化硅或氧化硅/氮化硅/氧化硅(ono)。可以采用半导体领域现有侧墙形成工艺形成所述第一侧墙结构24，此处不再类似。

在步骤s4中，请参阅图1中的s4步骤及图5，去除需要与相邻栅极堆栈结构22形成局部互连的所述栅极堆栈结构22两侧的所述第一侧墙结构24。

作为示例，可以采用干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀与湿法刻蚀相结合的工艺去除需要与相邻栅极堆栈结构22形成局部互连的所述栅极堆栈结构22两侧的所述第一侧墙结构24。

在步骤s5中，请参阅图1中的s5步骤及图6至图7，形成第二多晶硅层25，所述第二多晶硅层25覆盖由所述栅极堆栈结构22、所述第一硬掩膜层23及所述第一侧墙结构24构成的栅极结构，并填满相邻所述栅极结构之间的间隙。

作为示例，可以采用但不仅限于低压化学气相沉积法沉积所述第二多晶硅层25。

作为示例，形成的所述第二多晶硅层25的厚度可以根据实际需要进行设定，优选地，本实施了中，形成的所述第二多晶硅层25的厚度为1500埃～3000埃。

作为示例，形成所述第二多晶硅层25之后，还包括将所述第二多晶硅层25进行平坦化处理的步骤。优选地，本实施例中，采用化学机械抛光工艺(cmp)对所述第二多晶硅层25进行平坦化处理。

作为示例，将所述第二多晶硅层25进行平坦化处理之后，所述第二多晶硅层25的上表面与所述第一硬掩膜层23的上表面相平齐，即所述平坦化处理工艺以所述第一掩膜层23作为停止层。优选地，在将所述第二多晶硅层25进行平坦化处理之后，还包括在所述第二多晶 硅层25上再次沉积一定厚度的所述第二多晶硅层25的步骤，以使得最终形成的所述第二多晶硅层25的上表面高于所述第一硬掩膜层23的上表面。更为优选地，所述第二多晶硅层25的上表面高出所述第一硬掩膜层23的上表面150埃～250埃。

作为示例，在以所述第一硬掩膜层23作为平坦化处理停止层时，由于现实中平坦化工艺的限制，很难在将位于所述第一硬掩膜层23上方的所述第二多晶硅层25刚好去除完全时即停止，平坦化处理工艺会对去除部分所述第一硬掩膜层23。在所述平坦化处理过程中，去除的所述第一硬掩膜层23厚度应小于300埃，即平坦化处理后，至少仍确保有部分所述第一硬掩膜层23保留。

作为示例，将所述第二多晶硅层25进行平坦化处理之后，所述第二多晶硅层25的上表面高于所述第一硬掩膜层23的上表面，即所述平坦化处理工艺的停止层位于所述第一硬掩膜层23的上方。优选地，，所述第二多晶硅层25的上表面高出所述第一硬掩膜层23的上表面150埃～250埃。

在步骤s6中，请参阅图1中的s6步骤及图8，在所述第二多晶硅层25上形成第二硬掩膜层26；图形化所述第二硬掩膜层26，以在所述第二硬掩膜层26内形成开口27，所述开口27暴露出位于所述第一硬掩膜层23及所述隔离区域21上方的所述第二多晶硅层25。

作为示例，所述第二硬掩膜层26的材料可以为但不仅限于氧化硅、当氧化硅或氮化硅。可以采用低压化学气相沉积工艺(lpcvd)、等离子体增强化学气相沉积工艺(pecvd)或次常亚化学气相沉积工艺(sacvd)在所述第二多晶硅层25的顶部形成所述第二硬掩膜层26。

作为示例，形成的所述第二多晶硅层25的厚度为300埃～500埃。

作为示例，请参阅图9，在所述第二硬掩膜层26内形成所述开口27之后，还包括在所述开口27两侧形成第二侧墙结构28的步骤。

作为示例，所述第二侧墙结构28包括主侧墙(未示出)及次侧墙(未示出)，所述主侧墙贴置于所述栅极堆栈结构22及所述第一硬掩膜层23，所述次侧墙位于所述主侧墙的外围。

作为示例，所述第二侧墙结构28的材料可以为但不仅限于氧化硅、当氧化硅或氮化硅。可以采用但不仅限于低压化学气相沉积工艺在所述开口27两侧形成所述第二侧墙结构28。

作为示例，形成的所述第二侧墙结构28的高度与所述第二硬掩膜层26的厚度相同，均为300埃～500埃。

需要说明的是，所述第二侧墙结构28的宽度应远小于所述开口27的宽度的一半，以确保在所述开口27的两侧形成所述第二侧墙结构28之后不会填满所述开口27。优选地，本实施了中，在所述开口27中形成所述第二侧墙结构28之后，位于所述第一硬掩膜层23上方的 所述开口27内的两所述第二侧墙结构28的间距应等于所述第一硬掩膜层23的宽度，位于所述隔离区域21上方的所述开口27内的两所述第二侧墙结构28的间距应等于所述隔离区域21的宽度。

作为示例，所述开口27的宽度应大于60nm。

在步骤s7中，请参阅图1中的s7步骤及图10，去除位于所述第一硬掩膜层23及所述隔离区域21上方的所述第二多晶硅层25。

作为示例，可以采用干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀与湿法刻蚀相结合的工艺去除位于所述第一硬掩膜层23及所述隔离区域21上方的所述第二多晶硅层25。

作为示例，去除位于所述第一硬掩膜层23及所述隔离区域21上方的所述第二多晶硅层25之后，剩余的所述第二侧墙结构28的宽度为10nm～30nm。

在步骤s8中，请参阅图1中的s8步骤及图11，去除所述第一硬掩膜23层、所述第二硬掩膜层26及所述第二侧墙结构28。

作为示例，可以采用干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀与湿法刻蚀相结合的工艺去除所述第一硬掩膜23层、所述第二硬掩膜层26及所述第二侧墙结构28，优选地，本实施例中，采用湿法刻蚀工艺去除所述第一硬掩膜23层、所述第二硬掩膜层26及所述第二侧墙结构28。

作为示例，请参阅图12，去除所述第一硬掩膜层23、所述第二硬掩膜层26及所述第二侧墙结构28后还包括在所述栅极堆栈结构22顶部及所述第二多晶硅层25表面形成金属硅化物29的s9步骤。在所述栅极堆栈结构22顶部及所述第二多晶硅层25表面形成金属硅化物29的工艺为本领域人员所熟知，此处不再累述。

综上所述，本发明提供一种局部互连结构的制作方法，所述局部互连结构的制作方法包括以下步骤：提供半导体衬底，所述半导体衬底内形成有隔离区域；在所述隔离区域之外的所述半导体衬底上形成栅极堆栈结构，并在所述栅极堆栈结构顶部形成第一硬掩膜层；所述栅极堆栈结构由下至上依次包括隧穿氧化层、第一多晶硅层及栅间介电层；在所述栅极堆栈结构及所述第一硬掩膜层两侧形成第一侧墙结构；去除需要与相邻栅极堆栈结构形成局部互连的所述栅极堆栈结构两侧的所述第一侧墙结构；形成第二多晶硅层，所述第二多晶硅层覆盖由所述栅极堆栈结构、所述第一硬掩膜层及所述第一侧墙结构构成的栅极结构，并填满相邻所述栅极结构之间的间隙；在所述第二多晶硅层上形成第二硬掩膜层；图形化所述第二硬掩膜层，以在所述第二硬掩膜层内形成开口，所述开口暴露出位于所述第一硬掩膜层及所述隔离区域上方的所述第二多晶硅层；去除位于所述第一硬掩膜层及所述隔离区域上方的所述第二多晶硅层；去除所述第一硬掩膜层、所述第二硬掩膜层及所述第二侧墙结构。通过本发 明的局部互连结构的制作方法，可以使得连接通孔的刻蚀得到精准的控制，不会在栅极或其他区域形成凸台，进而不会对后续层间介质层的形成造成影响；同时，通过该方法，可以减少所需形成的连接通孔的数量，进而简化了工艺，节约了生产成本。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。