用于制造带有分裂栅极闪存单元的指状沟槽电容器的方法与流程

本发明的实施例涉及集成电路器件，更具体地，涉及用于制造带有分裂栅极闪存单元的指状沟槽电容器的方法。

背景技术：

半导体制造工业中的区域是将复合半导体器件的不同半导体组件集成到共同的半导体结构内。这种集成有利地允许较低的制造成本、简化的制造工序和增大的运行速度。一种类型的复合半导体器件是嵌入式闪存器件。嵌入式闪存器件包括闪存单元和支持闪存单元的运行的逻辑器件的阵列。

技术实现要素：

本发明的实施例提供了一种用于制造集成电路的方法，所述方法包括：提供具有存储单元区和电容器区的半导体衬底，其中，所述电容器区包括一个或多个牺牲浅沟槽隔离(STI)区；对所述一个或多个牺牲STI区实施第一蚀刻以去除所述一个或多个牺牲STI区以及暴露与所述一个或多个牺牲STI区对应的一个或多个沟槽；在作为所述一个或多个沟槽的衬垫的所述半导体衬底的区域内注入掺杂剂；在所述半导体衬底上方形成导电层，并且所述导电层填充所述一个或多个沟槽；对所述导电层实施第二蚀刻以在所述存储单元区上方形成存储单元的控制栅极和选择栅极的一个以及在所述电容器区上方形成指状沟槽电容器的上电极。

本发明的另一实施例提供了一种集成电路，包括：半导体衬底，具有存储单元区和电容器区，其中，所述电容器区包括一个或多个沟槽；存储单元，布置在所述存储单元区上方，其中，所述存储单元包括多晶硅选择栅极、沿着所述多晶硅选择栅极的侧面的多晶硅控制栅极以及电荷捕获介电层，其中，所述电荷捕获介电层布置在控制栅极下方以及选择栅极和控 制栅极的相邻侧壁之间；以及指状沟槽电容器，布置在所述一个或多个沟槽中的所述电容器区上方，其中，所述指状沟槽电容器包括与所述半导体衬底中的掺杂区对应的下电极以及由多晶硅制成并且通过电容器介电层与所述下电极分隔开的上电极，所述电容器介电层作为所述一个或多个沟槽的衬垫。

本发明的又一实施例提供了一种嵌入式闪存器件，包括：半导体衬底，具有存储单元区、逻辑区以及布置在所述存储单元区和所述逻辑区之间的电容器区，其中，所述电容器区包括一个或多个沟槽；存储单元，布置在所述存储单元区上方，其中，所述存储单元包括选择栅极、控制栅极和电荷捕获介电层，其中，所述电荷捕获介电层布置在所述控制栅极下方以及所述选择栅极和所述控制栅极的相邻侧壁之间；指状沟槽电容器，布置在所述一个或多个沟槽中的所述电容器区上方，其中，所述指状沟槽电容器包括与所述半导体衬底间隔开的上电极；导电层，包括所述上电极以及所述选择栅极和所述控制栅极的一个；以及逻辑器件，布置在所述逻辑区上方，其中，所述逻辑器件包括通过中间介电层与所述半导体衬底间隔开的栅极。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A示出具有分裂栅极闪存单元、指状沟槽电容器和多晶硅基逻辑器件的集成电路的一些实施例的截面图。

图1B示出图1A的集成电路的一些实施例的纵视图。

图1C示出具有分裂栅极闪存单元、指状沟槽电容器和金属基逻辑器件的集成电路的一些实施例的截面图。

图2A示出具有分裂栅极闪存单元、指状沟槽电容器和多晶硅基逻辑器件的集成电路的其他实施例的截面图。

图2B示出图2A的集成电路的一些实施例的纵视图。

图2C示出图2A的集成电路的一些实施例的截面图。

图3示出用于制造具有分裂栅极闪存单元、指状沟槽电容器和金属基逻辑器件的集成电路的方法的一些实施例的流程图。

图4示出图3的方法的一些更详细的实施例的流程图。

图5至图19示出处于制造的各个阶段的集成电路的一些实施例的一系列截面图，集成电路包括分裂栅极闪存单元和指状沟槽电容器。

图20示出图3的方法的其他更详细的实施例的流程图。

图21至图34示出处于制造的各个阶段的集成电路的一些实施例的一系列截面图，集成电路包括分裂栅极闪存单元和指状沟槽电容器。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。

此外，为了便于描述，本文中可以使用“第一”、“第二”、“第三”等以区分一幅图或一系列图的不同元件。“第一”、“第二”、“第三”等不旨在描述相应的元件。因此，结合第一图描述的“第一介电层”可以不必对应于结合另一图描述的“第一介电层”。

嵌入式闪存器件包括闪存单元和支持闪存单元的运行的逻辑器件。例如，闪存单元包括堆叠栅极闪存单元和分裂栅极闪存器件(例如，金属-氧化物-氮化物-氧化物-半导体(MONOS)存储单元)。与堆叠栅极闪存单元相比，分裂栅极闪存单元具有较低的功耗、较高的注入效率、短沟道效应的较小的易感性和过擦除免疫。由此，分裂栅极闪存单元是更普遍的。例如，逻辑器件包括地址解码器和读出/写入电路。

分裂栅极闪存单元和/或逻辑器件通常使用宽范围的不同电压运行。例如，对于分裂栅极闪存单元，擦除电压相对于读出电压通常是相当高的。因此，嵌入式闪存器件可以包括电荷泵以生成不同的电压。电荷泵将电容器用作能量存储器件以生成不同的电压。此外，分裂栅极闪存单元和/或逻辑器件通常用于混合信号片上系统(SOC)应用。在这种应用中，电容器通常用于过滤噪音，以生成时变信号或用于其他混合信号应用。因此，嵌入式闪存器件可以包括用于除了电荷泵以外的目的的电容器。在嵌入式闪存器件内使用的电容器包括多晶硅-绝缘体-多晶硅(PIP)电容器、金属-绝缘体-金属(MIM)电容器和金属-氧化物-金属(MOM)电容器。然而，制造具有前述电容器的嵌入式闪存器件导致增加的成本和复杂的集成工艺。例如，在嵌入式闪存器件的制造期间，前述电容器使用额外的掩模和处理步骤。

鉴于以上，本申请针对用于制造带有指状沟槽电容器的分裂栅极闪存单元的方法。此外，本申请针对由方法的实施产生的集成电路。指状沟槽电容器由多晶硅或分裂栅极闪存单元的导电层形成。导电层可以对应于分裂栅极闪存单元的选择栅极或分裂栅极闪存单元的控制栅极。有利地，通过形成带有指状沟槽电容器的分裂栅极闪存单元，降低了成本并且减小了集成复杂度。例如，使用更少的掩模和处理步骤。

参照图1A，提供了具有分裂栅极闪存单元102和指状沟槽电容器104的集成电路的一些实施例的截面图100A。例如，集成电路可以是嵌入式闪存器件。分裂栅极闪存单元102和指状沟槽电容器104分别布置在半导体衬底110的存储单元区106和电容器区108上方和/或内。此外，在一些实施例中，逻辑器件112布置在半导体衬底110的逻辑区114上方。在这样 的实施例中，电容器区108通常布置在存储单元区106和逻辑区114之间。在一些实施例中，诸如浅沟槽隔离(STI)区的一个或多个隔离区116布置在存储单元区106、电容器区108和隔离区114之间的半导体衬底110中以将区域106、108、114彼此隔离。例如，半导体衬底110可以是块状硅衬底或绝缘体上硅(SOI)衬底。

例如，分裂栅极闪存单元102可以是MONOS存储单元或硅-氧化物-氮化物-氧化物-硅(SONOS)存储单元。分裂栅极闪存单元102包括具有按顺序堆叠在存储单元区106上方的选择栅极介电层118、选择栅极120和选择栅极硬掩模122的存储单元堆叠件。选择栅极硬掩模122布置在选择栅极120上方，并且选择栅极介电层118布置在选择栅极120下方并且布置在选择栅极120和半导体衬底110之间。例如，选择栅极硬掩模122可以是诸如氮化硅的氮化物。例如，选择栅极120可以是诸如掺杂的多晶硅或金属的导电材料。例如，选择栅极介电层118可以是诸如氧化硅的氧化物。

分裂栅极闪存单元102的一对存储源极/漏极区124注入在半导体衬底110内并且布置在存储单元堆叠件的相对两侧上。在一些实施例中，存储源极/漏极区124的掺杂浓度和/或厚度朝着存储单元堆叠件离散地锥化以产生梯状轮廓。此外，分裂栅极闪存单元102的控制栅极126和控制栅极电荷捕获介电层128布置在存储单元堆叠件和一对存储源极/漏极区124的其中一个之间。控制栅极介电层128从控制栅极126下方延伸至控制栅极126和存储单元堆叠件的相邻侧壁之间。例如，控制栅极介电层128可以是多层氧化物-氮化物-氧化物(ONO)堆叠件或多层氧化物-硅纳米晶-氧化物(OSiO)堆叠件。多层ONO堆叠件可以包括第一(例如，下)氧化物层、布置在第一氧化物层上方并且邻接第一氧化物层的共形氮化物层以及布置在氮化物层上方并且邻接氮化物层的第二(例如，上)氧化物层。多层OSiO堆叠件可以包括第一(例如，下)氧化物层、布置在第一氧化物层上方并且邻接第一氧化物层的硅点层以及布置在Si点层上方并且邻接Si点层的第二(例如，上)氧化物层。例如，控制栅极126可以是诸如掺杂的多晶硅或金属的导电材料。在一些实施例中，分裂栅极闪存单元102的 存储硅化物层130、132布置在存储源极/漏极区124和/或控制栅极126的顶面中和/或上。

指状沟槽电容器104包括半导体衬底110的电容器区108中的一个或多个第一沟槽134。半导体衬底110的掺杂区136沿着电容器区108的上表面和沿着第一沟槽134延伸。掺杂区136限定指状沟槽电容器104的下电极。指状沟槽电容器104的电容器堆叠件布置在掺杂区136上方并且填充第一沟槽134。电容器堆叠件包括按顺序堆叠的第一电容器介电层138、上电极140和电容器硬掩模142。电容器硬掩模142布置在上电极140上方，并且第一电容器介电层138布置在上电极140下方并且布置在上电极140和下电极之间。例如，第一电容器介电层138可以是诸如二氧化硅的氧化物。例如，电容器硬掩模142可以是诸如氮化硅的氮化物并且通常是与选择栅极硬掩模122相同的层的部分。例如，上电极140可以是诸如掺杂的多晶硅或金属的导电材料并且通常是与选择栅极120相同的层的部分。对于后者，上电极140和/或选择栅极120可以共享相同的组分、晶体结构和/或电特性。

在一些实施例中，指状沟槽电容器104还包括对应于第一沟槽134的一个或多个第二沟槽144。第二沟槽144延伸穿过电容器硬掩模142至上电极140内并且与相应的第一沟槽134对准。

例如，逻辑器件112可以是n型或p型金属氧化物半导体场效应晶体管(MOSFET)。逻辑器件112包括逻辑器件堆叠件和作为逻辑器件堆叠件的衬垫的第一间隔件层150。逻辑器件堆叠件包括逻辑栅极介电层152、逻辑栅极154、逻辑硬掩模156和逻辑硬掩模介电层158。逻辑硬掩模156布置在逻辑栅极154上方，而逻辑硬掩模介电层158布置在逻辑硬掩模156和逻辑栅极154之间，并且逻辑栅极介电层152布置在逻辑栅极154下方并且布置在半导体衬底110和逻辑栅极154之间。例如，逻辑硬掩模156可以是氮化物。例如，逻辑硬掩模介电层158和逻辑栅极介电层152可以是氧化物和/或高k电介质(即，介电常数超过约3.9的电介质)。例如，逻辑栅极154可以是掺杂的多晶硅或金属。当逻辑栅极154是金属时，逻辑栅极介电层152通常是高k电介质。例如，第一间隔件层150可以是或 以其他方式包括氧化物和/或氮化物。

在一些实施例中，选择栅极120、控制栅极126、上电极140和逻辑栅极154分别由第一、第二、第三和第四多晶硅层制成。第一、第二、第三和第四多晶硅层中的一个或多个可以共享相同的组分和/或电特性。例如，选择栅极120和上电极140可以对应于共享相同的组分和/或电特性的多晶硅层。

逻辑器件112的一对逻辑源极/漏极区160注入在半导体衬底110内并且布置在逻辑器件堆叠件的相对两侧上。在一些实施例中，逻辑源极/漏极区160的掺杂浓度和/或厚度朝着第一间隔件层150离散地锥化以产生梯状轮廓。此外，在一些实施例中，逻辑器件112的逻辑硅化物层162布置在逻辑源极/漏极区160的顶面中。

第二间隔件层164沿着分裂栅极闪存单元102和指状沟槽电容器104的侧壁布置，并且第三间隔件层166沿着分裂栅极闪存单元102、指状沟槽电容器104和逻辑器件112的侧壁布置。在指状沟槽电容器104包括第二沟槽144的一些实施例中，第二间隔件层164和第三间隔件层166进一步填充第二沟槽144。例如，第二间隔件层164和第三间隔件层166可以是多层ONO堆叠件、多层OSiO堆叠件、氧化物或氮化物。

蚀刻停止层168布置在隔离区116、分裂栅极闪存单元102、指状沟槽电容器104、逻辑器件112和半导体衬底110上方。此外，层间介电(ILD)层170布置在蚀刻停止层168上方，并且接触件172延伸穿过ILD层170和蚀刻停止层168至存储硅化物层130、132和逻辑硅化物层162。在一些实施例中，光刻胶保护氧化物(RPO)层174布置在存储硅化物层130、132和逻辑硅化物层162周围的蚀刻停止层168下方。例如，蚀刻停止层168可以是氧化物或氮化物。例如，ILD层170可以是氧化物或低k电介质(即，介电常数小于约3.9的电介质)。例如，接触件172可以是诸如钨、铝或铜的金属。

参照图1B，提供了图1A的集成电路的一些实施例的纵视图100B。纵视图100B沿着上电极140的顶面截取，并且示出指状沟槽电容器104的布置。第一接触件176与指状沟槽电容器104横向间隔开，并且布置在指状 沟槽电容器104的相对两侧上。此外，蚀刻停止层168、RPO层174、第二间隔件层164和第三间隔件层166围绕指状沟槽电容器104。第二接触件178布置在指状沟槽电容器104的相对两侧上的指状沟槽电容器104上方。此外，第二沟槽144布置在第一沟槽134上方并且与第一沟槽134对准，并且第二间隔件层164和第三间隔件层166填充第二沟槽144。

参照图1C，提供了图1A的集成电路的其他实施例的截面图100C。然而，图1A的实施例通常属于多晶硅基逻辑器件，图1C的实施例通常属于金属基逻辑器件。在这些实施例中，在分裂栅极闪存单元102’的选择栅极120’、指状沟槽电容器104’的上电极140’和逻辑器件112’的逻辑栅极180上面不存在硬掩模。逻辑栅极180通常是金属，并且逻辑栅极介电层152通常是高k电介质。此外，选择栅极120’、上电极140’、逻辑栅极180、控制栅极126’、电荷捕获介电层128’、第一、第二和第三间隔件150’、164’、166’、RPO层174’、蚀刻停止层168’和ILD层170’的一个或多个具有大约共面的上表面。

介电覆盖层182掩蔽逻辑区114，并且第二ILD层184布置在平坦表面和介电覆盖层182上方。接触件186延伸穿过第二ILD层184至逻辑栅极180、上电极140’、选择栅极120’、控制栅极126’和源极/漏极区124、160。此外，额外的硅化物层188布置在选择栅极120’、控制栅极126’和上电极140’的一个或多个上方和/或内。例如，介电覆盖层182可以是氧化物。例如，第二ILD层184可以是氧化物或低k电介质。例如，接触件186可以是诸如钨、铝或铜的金属。

参照图2A，提供了具有分裂栅极闪存单元102和指状沟槽电容器202的集成电路的其他实施例的截面图200A。指状沟槽电容器202包括布置在半导体衬底110的掺杂区136上方并且填充半导体衬底110中的一个或多个沟槽134的电容器堆叠件。半导体衬底110的掺杂区136沿着半导体衬底110的电容器区108的上表面和沿着沟槽134延伸。此外，掺杂区136限定指状沟槽电容器202的下电极。

电容器堆叠件包括按顺序堆叠的电容器电荷捕获介电层214和上电极216。电荷捕获介电层214布置在上电极216下方并且布置在上电极216和 掺杂区136之间。例如，电容器介电层214可以是多层ONO堆叠件或多层OSiO堆叠件。此外，电容器介电层214可以是包括分裂栅极闪存单元102的控制栅极介电层128的共同(虽然不连续)电荷捕获介电层的部分。例如，上电极216可以是诸如掺杂的多晶硅或金属的导电材料，并且通常是与控制栅极126相同的层的部分。对于后者，上电极216和/或分裂栅极闪存单元102的控制栅极126可以共享相同的组分、晶体结构和/或电特性。

在一些实施例中，分裂栅极闪存单元102的选择栅极120、控制栅极126、上电极216和逻辑器件112的逻辑栅极154分别由第一、第二、第三和第四多晶硅层制成。第一、第二、第三和第四多晶硅层的一个或多个可以共享相同的组分和/或电特性。例如，控制栅极126和上电极216可以对应于共享相同的组分和/或电特性的多晶硅层。

第二间隔件层218沿着分裂栅极闪存单元102和指状沟槽电容器202的侧壁布置，并且第三间隔件层220沿着分裂栅极闪存单元102、指状沟槽电容器202和逻辑器件112的侧壁布置。例如，第二间隔件层218和第三间隔件层220可以是多层ONO堆叠件、多层OSiO堆叠件、氧化物或氮化物。

蚀刻停止层222布置在一个或多个隔离区116、分裂栅极闪存单元102、指状沟槽电容器202、逻辑器件112和半导体衬底110上方。此外，ILD层224布置在蚀刻停止层222上方，并且接触件226延伸穿过ILD层224和蚀刻停止层222至存储硅化物层130、132和逻辑硅化物层162。在一些实施例中，RPO层228布置在蚀刻停止层222下方、存储硅化物层130、132和逻辑硅化物层162周围。例如，蚀刻停止层222可以是氧化物或氮化物。例如，ILD层224可以是氧化物或低k电介质。例如，接触件226可以是诸如钨或铜的金属。

参照图2B，提供了图2A的集成电路的一些实施例的纵视图200B。纵视图200B沿着上电极216的顶面截取，并且示出指状沟槽电容器202的布置。第一接触件176与指状沟槽电容器202横向间隔开，并且布置在指状沟槽电容器202的相对两侧上。此外，蚀刻停止层222、RPO层228、第二间隔件层218和第三间隔件层220围绕指状沟槽电容器202。第二接触件 178布置在第一沟槽134的相对两远侧上的指状沟槽电容器202上方。

参照图2C，提供了图2A的集成电路的其他实施例的截面图200C。然而，图2A的实施例通常属于多晶硅基逻辑器件，图2C的实施例通常属于金属基逻辑器件。在这些实施例中，在分裂栅极闪存单元102’的选择栅极120’、指状沟槽电容器202’的上电极216’和逻辑器件112’的逻辑栅极180上面不存在硬掩模。逻辑栅极180通常是金属，并且逻辑栅极介电层152通常是高k电介质。此外，选择栅极120’、控制栅极126’、上电极216’、逻辑栅极180、控制栅极电荷捕获介电层128’、RPO层228’、蚀刻停止层222’、第一、第二和第三间隔件150’、218’、220’、和ILD层224’的一个或多个具有大约共面的上表面。

介电覆盖层230掩蔽逻辑区114，并且第二ILD层232布置在平坦表面和介电覆盖层230上方。接触件234延伸穿过第二ILD层232至逻辑栅极180、上电极216’、选择栅极120’、控制栅极126’和源极/漏极区124、160。此外，额外的硅化物层236布置在选择栅极120’、控制栅极126’和上电极216’的一个或多个上方和/或内。例如，介电覆盖层230可以是氧化物。例如，第二ILD层232可以是氧化物或低k电介质。例如，接触件234可以是诸如钨、铝或铜的金属。

参照图3，提供了用于制造具有分裂栅极闪存单元和指状沟槽电容器的集成电路的方法的一些实施例的流程图。

在步骤302中，提供了具有存储单元区和电容器区的半导体衬底。电容器区包括一个或多个牺牲STI区。

在步骤304中，对牺牲STI区实施第一蚀刻以去除牺牲STI区和暴露与牺牲STI区对应的一个或多个沟槽。

在步骤306中，在沿着沟槽延伸的半导体衬底的区域内注入掺杂剂。

在步骤308中，导电层形成在半导体衬底上方并且填充沟槽。

在步骤310中，对导电层实施第二蚀刻以在存储单元区上方形成存储单元的控制栅极和选择栅极的一个以及在电容器区上方形成指状沟槽电容器的顶电极。

有利地，根据前述方法形成集成电路(例如，嵌入式闪存器件)降低 集成电容器与分裂栅极闪存单元的成本和复杂度。指状沟槽电容器与分裂栅极闪存单元一起形成并且与分裂栅极闪存单元共享导电层。例如，该导电层可以对应于选择栅极或控制栅极。与分裂栅极闪存单元一起形成指状沟槽电容器减少了掩模的数量和处理步骤的数量。

虽然通过流程图300描述的方法在本文中示出和描述为一系列的步骤或事件，但是将理解，这些步骤或事件的示出的顺序不应解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了本文中示出和/或描述的那些之外的其他步骤或事件同时发生。此外，并非所有示出的步骤对于实施本文中描述的一个或多个方面或实施例都是必需的，并且本文中示出的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中实施。

参照图4，提供了图3的方法的一些更详细的实施例的流程图。如将看到的，这些实施例形成指状沟槽电容器的上电极和分裂栅极闪存单元的选择栅极。

在步骤402中，提供了具有存储单元区、逻辑区以及布置在存储单元区和逻辑区之间的电容器区的半导体衬底。电容器区包括一个或多个牺牲STI区。

在步骤404中，实施第一蚀刻以去除牺牲STI区和暴露与牺牲STI区对应的一个或多个沟槽。

在步骤406中，在沿着沟槽延伸的半导体衬底的区域内注入掺杂剂。

在步骤408中，在半导体衬底上方形成按顺序堆叠的第一介电层、第一导电层和硬掩模层，并且第一介电层、第一导电层和硬掩模层填充沟槽。

在步骤410中，对硬掩模层、第一导电层和第一介电层实施第二蚀刻以在存储单元区上方形成存储单元堆叠件以及在电容器区上方形成指状沟槽电容器的上电极。

在步骤412中，沿着存储单元堆叠件和上电极形成按顺序堆叠的第二电荷捕获介电层和第二导电层。

在步骤414中，对电荷捕获介电层和第二导电层实施第三蚀刻以去除横向伸展件以及沿着存储单元堆叠件的侧壁形成存储单元的控制栅极。

在步骤416中，在逻辑区上方形成逻辑器件。

在步骤418中，在半导体衬底、存储单元堆叠件、控制栅极、逻辑器件和上电极上方形成后段制程(BEOL)金属化堆叠件。

虽然通过流程图400描述的方法在本文中示出和描述为一系列的步骤或事件，但是将理解，这些步骤或事件的示出的顺序不应解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了本文中示出和/或描述的那些之外的其他步骤或事件同时发生。此外，并非所有示出的步骤对于实施本文中描述的一个或多个方面或实施例都是必需的，并且本文中示出的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中实施。

参照图5至图19，提供处于制造的各个阶段的半导体结构的一些实施例的截面图以示出图4的方法。虽然关于该方法描述了图5至图19，但是将理解，图5至图19中公开的结构不限于该方法，而是可以单独作为独立于该方法的结构。类似地，虽然关于图5至图19描述了该方法，但是将理解，该方法不限于图5至图19中公开的结构，而是可以单独地独立于图5至图19中公开的结构。

图5示出对应于步骤402的一些实施例的截面图500。如图所示，提供了半导体衬底110。半导体衬底110包括存储单元区106、逻辑区114以及布置在存储单元区106和逻辑区114之间的电容器区108。此外，半导体衬底110由按顺序堆叠的第一介电层502和第一硬掩模层504覆盖。例如，第一介电层502可以是诸如二氧化硅的氧化物。例如，第一硬掩模层504可以是诸如氮化硅的氮化物。例如，半导体衬底110可以是块状硅衬底或SOI衬底。

第一STI区116’延伸穿过第一介电层502和硬掩模层504至半导体衬底110内以使存储单元区106、电容器区108和逻辑区114彼此隔离。一个或多个第二牺牲STI区506延伸穿过第一介电层502和第一硬掩模层504至电容器区108内。在一些实施例中，第一STI区116’和第二STI区506延伸至约2500埃的深度。此外，在一些实施例中，第二STI区506具有超过约3的高度与宽度的比率。

图6和图7示出对应于步骤404的一些实施例的截面图600、700。

如图6所示，对第一硬掩模层504实施第一蚀刻以去除第一硬掩模层 504。例如，用于实施第一蚀刻的工艺可以包括施加相对于第一介电层502对第一硬掩模层504具有选择性的蚀刻剂。此外，形成作为第一介电层502以及第一STI区116’和第二STI区506的暴露区的衬垫的第二硬掩模层602。例如，第二硬掩模层602可以是诸如氮化硅的氮化物。

如图7所示，实施穿过位于电容器区108上面的第二硬掩模层602和第一介电层502的区域的一个或多个第二蚀刻以去除这些区域。此外，第二蚀刻去除牺牲STI区506。通过去除牺牲STI区506，暴露与牺牲STI区506对应的一个或多个沟槽134。例如，用于实施一个或多个第二蚀刻的工艺可以包括形成光刻胶层702，光刻胶层702掩蔽围绕电容器区108的第二硬掩模层602的区域。然后可以对第二硬掩模层602、第一介电层502和牺牲STI区506依次施加一种或多种蚀刻剂704。由于施加的一种或多种蚀刻剂704，可以去除光刻胶层702。

图8示出对应于步骤406的一些实施例的截面图800。如图所示，在作为沟槽134的衬垫的半导体衬底110的暴露区内注入掺杂剂802。半导体衬底110的掺杂区136限定形成的指状沟槽电容器的下电极。

图9至图11示出对应于步骤408的一些实施例的截面图900、1000、1100。

如图9所示，对剩余的第二硬掩模层602’和剩余的第一介电层502’实施一个或多个第三蚀刻以去除剩余的第二硬掩模层602’和剩余的第一介电层502’。例如，用于实施第三蚀刻的工艺可以包括在半导体衬底110的掺杂区136上方生长薄氧化物。然后可以对剩余的第二硬掩模层602’和剩余的第一介电层502’依次施加一种或多种蚀刻剂以去除剩余的第二硬掩模层602’和剩余的第一介电层502’。在一些实施例中，第三蚀刻将第一STI区116’回蚀刻至与半导体衬底110的顶面大约齐平。

也如图9所示，在半导体衬底110上方形成作为沟槽134的衬垫的第二介电层902。例如，第二介电层902可以是诸如二氧化硅的氧化物。

如图10所示，对第二介电层902实施第四蚀刻以去除围绕电容器区108的第二介电层902的区域。例如，用于实施第四蚀刻的工艺可以包括形成掩蔽电容器区108的光刻胶层1002。然会可以对第二介电层902施加 蚀刻剂1004，随后去除光刻胶层1002。

如图11所示，在半导体衬底110和剩余的第二介电层902’上方形成按顺序堆叠的第三介电层1102、第一导电层1104和第三硬掩模层1106。第三介电层1102形成为作为剩余的第二介电层902’和沟槽134的衬垫。第一导电层1104形成为作为第三介电层1102的衬垫并且填充沟槽134。第三硬掩模层1106形成为作为第一导电层1104的衬垫。例如，第三介电层1102可以是诸如二氧化硅的氧化物。例如，第一导电层1104可以是诸如掺杂的多晶硅或金属的导电材料。例如，第三硬掩模层1106可以是诸如氮化硅的氮化物。

图12示出对应于步骤410的一些实施例的截面图1200。如图所示，穿过第三硬掩模层1106、第一导电层1104和第三介电层1102的选择区域，对半导体衬底110实施一个或多个第五蚀刻。第五蚀刻在存储单元区106上方产生存储单元堆叠件1202并且在电容器区108上方形成指状沟槽电容器104。存储单元堆叠件1202包括位于选择栅极120上面的选择栅极硬掩模122以及位于选择栅极120下面并且位于选择栅极120和半导体衬底110之间的选择栅极介电层118。指状沟槽电容器104包括位于上电极140上面的电容器硬掩模142以及位于上电极140和半导体衬底110之间的电容器介电层138。

位于存储单元区106上面的第一导电层1104的区域限定选择栅极120，并且位于电容器区108上面的第一导电层1104的区域限定上电极140。位于存储单元区106上面的第三硬掩模层1106的区域限定选择栅极硬掩模122，并且位于电容器区108上面的第三硬掩模层1106的区域限定电容器硬掩模142。位于存储单元区106上面的第三介电层1102的区域限定选择栅极介电层118。此外，位于电容器区108上面的第三介电层1102的区域与剩余的第二介电层902’一起限定电容器介电层138。

例如，用于实施第五蚀刻的工艺可以包括形成光刻胶层1206，光刻胶层1206掩蔽与存储单元堆叠件1202和指状沟槽电容器104对应的第三硬掩模层1106的区域。然后可以对第三硬掩模层1106、第一导电层1104和第三介电层1102依次施加一种或多种蚀刻剂1208。在施加蚀刻剂1208之 后，可以去除光刻胶层1206。

图13示出对应于步骤412的一些实施例的截面图1300。如图所示，在半导体衬底110上方形成按顺序堆叠的第四电荷捕获介电层1302和第二导电层1304。电荷捕获介电层1302和第二导电层1304形成为作为存储单元堆叠件1202和指状沟槽电容器104的衬垫。例如，电荷捕获介电层1302可以形成为多层ONO堆叠件或多层OSiO堆叠件。例如，第二导电层1304可以形成为掺杂的多晶硅或金属。

图14和图15示出对应于步骤414的一些实施例的截面图1400、1500。

如图14所示，对第二导电层1304和电荷捕获介电层1302实施一个或多个第六蚀刻以去除横向伸展件。例如，用于实施第六蚀刻的工艺可以包括施加对第二导电层1304具有选择性的蚀刻剂以回蚀刻第二导电层1304并且去除横向伸展件。此后，可以施加对电荷捕获介电层1302具有选择性的一种或多种额外的蚀刻剂1402以回蚀刻电荷捕获介电层1302并且去除未由剩余的第二导电层1304’掩蔽的横向伸展件。

如图15所示，对剩余的第二导电层1304’和剩余的电荷捕获介电层1302’实施一个或多个第七蚀刻。除了邻接与指状沟槽电容器104相邻的存储栅极堆叠件1202的单侧的区域之外，第七蚀刻去除与存储栅极堆叠件1202和指状沟槽电容器104相邻的剩余的第二导电层1304’和剩余的电荷捕获介电层1302’的所有区域。第七蚀刻沿着存储栅极堆叠件1202的单个侧壁形成控制栅极126。例如，用于实施第七蚀刻的工艺可以包括形成光刻胶层1502，光刻胶层1502掩蔽与控制栅极126和/或逻辑区114对应的剩余的第二导电层1304’的区域。然后可以根据光刻胶层1502的图案，对剩余的第二导电层1304’和剩余的电荷捕获介电层1302’施加一种或多种蚀刻剂1504。进一步地，可以去除光刻胶层1502。

图16和图17示出对应于步骤416的一些实施例的截面图1600、1700。

如图16所示，在存储单元区106和电容器区108上方形成保护层1602。例如，保护层1602可以由诸如二氧化硅的氧化物形成。用于形成保护层1602的工艺可以包括在半导体衬底110上方形成中间层以及图案化该中间层。

也如图16所示，在逻辑区114上方形成逻辑器件堆叠件1604。例如，逻辑器件堆叠件1604可以包括逻辑栅极154、第五和第六介电层152、158、逻辑硬掩模156以及第一间隔件层150。第五介电层152可以布置在半导体衬底110和逻辑栅极154之间，并且逻辑硬掩模156可以布置在逻辑栅极154上方，第六介电层158布置在逻辑硬掩模156和逻辑栅极154之间。例如，第五和第六介电层152、158可以是氧化物。例如，逻辑硬掩模156可以是氮化物。例如，逻辑栅极154可以是掺杂的多晶硅。第一间隔件层150可以沿着逻辑栅极154、第五和第六介电层152、158以及逻辑硬掩模156的侧壁布置。例如，第一间隔件层150可以是氧化物或氮化物。

如图17所示，实施第八蚀刻以去除保护层1602。可以通过向保护层1602施加对保护层1602具有选择性的蚀刻剂来实施第八蚀刻。此外，在逻辑区114和存储单元区106的暴露区内注入掺杂剂以限定第一掺杂区1702、1703。此后，形成第二间隔件层164和第三间隔件层166。沿着选择栅极120、控制栅极126和指状沟槽电容器104的侧壁形成第二间隔件层164。沿着第一间隔件层150和第二间隔件层164的侧壁形成第三间隔件层166。

在形成第二间隔件层164和第三间隔件层166的情况下，在存储单元区106和逻辑区114的暴露区内注入掺杂剂以限定第二掺杂区1705、1706。第二掺杂区1705、1706通常具有比第一掺杂区1702、1703更高的掺杂剂浓度。在一些实施例中，在形成第一掺杂区1702、1703以及第二掺杂区1705、1706之后，在掺杂区1702、1703、1705、1706和/或控制栅极126上方形成硅化物层130、132、162。例如，该工艺可以包括在不期望硅化物的区域上形成RPO层174以及生长硅化物。

图18示出对应于步骤418的一些实施例的截面图1800。如图所示，在半导体结构上方形成BEOL金属化堆叠件。这包括形成作为半导体结构的衬垫的接触蚀刻停止层168。此后，ILD层170形成在接触蚀刻停止层168上方并且被平坦化。此外，形成延伸穿过ILD层170和接触蚀刻停止层168(通常至硅化物层130、132、162)的接触件172。

图18的截面图1800示出常用于形成具有多晶硅栅极的逻辑器件的工 艺。然而，逻辑器件可以形成为具有金属栅极。图19示出用于常用于形成具有金属栅极的逻辑器件的工艺的对应于步骤416和418的一些实施例的截面图1900。

如图19所示，在形成ILD层170之后，实施平坦化以去除选择栅极硬掩模122、电容器硬掩模142和逻辑硬掩模156。通常地，平坦化延伸至以下的一个或多个：ILD层170；接触蚀刻停止层168；第一、第二和第三间隔件层150、164、166；RPO层174；控制栅极126；控制栅极介电层128；以及控制栅极硅化物层132。例如，可以通过化学机械抛光(CMP)和/或回蚀刻实施该平坦化。

在平坦化之后，以金属栅极180替换逻辑栅极154，并且形成掩蔽逻辑区114的介电覆盖层182。例如，中间介电覆盖层形成在半导体结构上方和/或内并且被选择性蚀刻以将它限制于逻辑区114。此外，以自对准工艺在选择栅极120、控制栅极126和上电极140的一个或多个上方生长额外的硅化物层188。

在形成额外的硅化物层188的情况下，在介电覆盖层182、剩余的ILD层170’、接触蚀刻停止层168’、第一、第二和第三侧壁间隔件层150’、164’、166’、RPO层174’、控制栅极126’、控制栅极电荷捕获介电层128’和选择栅极120’上方形成第二ILD层184。通常地，第二ILD层184形成为具有平坦的顶面。在形成第二ILD层184的情况下，形成延伸穿过剩余的ILD层170’和剩余的接触蚀刻停止层168’的接触件186。

参照图20，提供了图3的方法的其他更详细的实施例的流程图。如将看到的，这些实施例形成指状沟槽电容器的上电极和分裂栅极闪存单元的控制栅极。

在步骤2002中，提供了具有存储单元区、逻辑区以及布置在存储单元区和逻辑区之间的电容器区的半导体衬底。电容器区包括一个或多个牺牲STI区。

在步骤2004中，在半导体衬底和牺牲STI区上方形成按顺序堆叠的第一导电层和硬掩模层。

在步骤2006中，对硬掩模层和第一导电层实施第一蚀刻以在存储单元 区上方形成存储单元的存储单元堆叠件。

在步骤2008中，实施第二蚀刻以去除牺牲STI区和暴露与牺牲STI区对应的一个或多个沟槽。

在步骤2010中，在沿着沟槽延伸的半导体衬底的区域内注入掺杂剂。

在步骤2012中，沿着存储单元堆叠件形成按顺序堆叠的电荷捕获介电层和第二导电层，并且电荷捕获介电层和第二导电层填充沟槽。

在步骤2014中，对电荷捕获介电层和第二导电层实施第三蚀刻以沿着存储单元堆叠件的侧壁形成存储单元的控制栅极以及在电容器区上方形成指状沟槽电容器的上电极。

在步骤2016中，在逻辑区上方形成逻辑器件。

在步骤2018中，在半导体衬底、存储单元堆叠件、控制栅极、逻辑器件和上电极上方形成BEOL金属化堆叠件。

虽然通过流程图2000描述的方法在本文中示出和描述为一系列的步骤或事件，但是将理解，这些步骤或事件的示出的顺序不应解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了本文中示出和/或描述的那些之外的其他步骤或事件同时发生。此外，并非所有示出的步骤对于实施本文中描述的一个或多个方面或实施例都是必需的，并且本文中示出的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中实施。

参照图21至图34，提供处于制造的各个阶段的半导体结构的一些实施例的截面图以示出图20的方法。虽然关于该方法描述了图21至图34，但是将理解，,21至图34中公开的结构不限于该方法，而是可以单独作为独立于该方法的结构。类似地，虽然关于图21至图34描述了该方法，但是将理解，该方法不限于图21至图34中公开的结构，而是可以单独地独立于图21至图34中公开的结构。

图21示出对应于步骤2002的一些实施例的截面图2100。如图所示，提供了半导体衬底110。半导体衬底110包括存储单元区106、逻辑区114以及布置在存储单元区106和逻辑区114之间的电容器区108。此外，半导体衬底110由按顺序堆叠的第一介电层502和第一硬掩模层504覆盖。例如，第一介电层502可以是氧化物。例如，第一硬掩模层504可以是氮 化物。例如，半导体衬底110可以是块状硅衬底或SOI衬底。

第一STI区116’延伸穿过第一介电层502和硬掩模层504至半导体衬底110内以使存储单元区106、电容器区108和逻辑区114彼此隔离。一个或多个第二牺牲STI区506延伸穿过第一介电层502和第一硬掩模层504至电容器区108内。

图22示出对应于步骤2004的一些实施例的截面图2200。如图22所示，对第一硬掩模层504实施第一蚀刻以去除第一硬掩模层504。例如，用于实施第一蚀刻的工艺可以包括施加相对于第一介电层502对第一硬掩模层504具有选择性的蚀刻剂。

也如图22所示，在半导体衬底110上方形成按顺序堆叠的第一导电层2202和第二硬掩模层2204。第一导电层2202和第二硬掩模层形成为作为第一介电层502以及第一STI区116’和第二STI区506的暴露区的衬垫。例如，第一导电层2202可以是诸如掺杂的多晶硅或金属的导电材料。例如，第二硬掩模层2204可以是诸如氮化硅的氮化物。

图23示出对应于步骤2006的一些实施例的截面图2300。如图23所示，穿过第二硬掩模层2204、第一导电层2202和第一介电层502的选择区域，对半导体衬底110实施一个或多个第二蚀刻。第二蚀刻在存储单元区106上方产生存储单元堆叠件1202。存储单元堆叠件1202包括位于选择栅极120上面的选择栅极硬掩模122以及位于选择栅极120下面并且位于选择栅极120和半导体衬底110之间的选择栅极介电层118。在一些实施例中，第二蚀刻回蚀刻第一STI区116’和第二STI区506至与半导体衬底110的顶面大约齐平。

例如，用于实施第二蚀刻的工艺可以包括形成光刻胶层2302，光刻胶层2302掩蔽与存储单元堆叠件1202对应的第二硬掩模层2204的区域。然后可以对第二硬掩模层2204、第一导电层2202和第一介电层502施加一种或多种蚀刻剂2304。在施加蚀刻剂2304之后，可以去除光刻胶层2302。

图24和图25示出对应于步骤2008的一些实施例的截面图2400、2500。

如图24所示，在半导体衬底110以及剩余的第一和第二STI区116、506’上方形成堆叠的第二介电层2402和和第三硬掩模层2404。此外，第二 介电层2402和第三硬掩模层2404形成为作为存储单元堆叠件1202的衬垫。例如，第二介电层2402可以由诸如二氧化硅的氧化物形成。例如，第三硬掩模层2404可以由诸如氮化硅的氮化物形成。

如图25所示，实施穿过位于电容器区108上面的第三硬掩模层2404和第二介电层2402的区域的一个或多个第三蚀刻以去除这些区域。此外，第三蚀刻去除剩余的牺牲STI区506’。通过去除剩余的牺牲STI区506’，暴露与剩余的牺牲STI区506’对应的一个或多个沟槽134。例如，用于实施第三蚀刻的工艺可以包括形成光刻胶层2502，光刻胶层2502掩蔽围绕电容器区108的第三硬掩模层2404的区域。然后对第三硬掩模层2404、第二介电层2402和剩余的牺牲STI区506’依次施加一种或多种蚀刻剂2504。在施加蚀刻剂2504的情况下，可以去除光刻胶层2502。

图26示出对应于步骤2010的一些实施例的截面图2600。如图所示，在作为沟槽134的衬垫的半导体衬底110的暴露区内注入掺杂剂2602。半导体衬底110的掺杂区136限定形成的指状沟槽电容器的下电极。

图27和图28示出对应于步骤2012的一些实施例的截面图2700、2800。

如图27所示，对剩余的第三硬掩模层2404’和剩余的第二介电层2402’实施一个或多个第四蚀刻以去除这些层。例如，用于实施第四蚀刻的工艺可以包括施加对剩余的第三硬掩模层2404’和剩余的第二介电层2402’具有选择性的一种或多种蚀刻剂2702。

如图28所示，在半导体衬底110上方形成按顺序堆叠的第三电荷捕获介电层2802和第二导电层2804。电荷捕获介电层2802和第二导电层2804形成为作为存储单元堆叠件1202的衬垫并且填充沟槽134。电荷捕获介电层2802作为沟槽134的衬垫，并且第二导电层2804填充电荷捕获介电层2802上方的沟槽134。例如，电荷捕获介电层2802可以由多层ONO堆叠件或多层OSiO堆叠件形成。例如，第二导电层2804可以由掺杂的多晶硅或金属形成。

图29和图30示出对应于步骤2014的一些实施例的截面图2900、3000。

如图29所示，对第二导电层2804和电荷捕获介电层2802实施一个或多个第五蚀刻以形成指状沟槽电容器202以及去除围绕指状沟槽电容器 202的第二导电层2804和电荷捕获介电层2802的横向伸展件。例如，用于实施第五蚀刻的工艺可以包括形成掩蔽电容器区108的光刻胶层2902。此后，可以施加对第二导电层2804具有选择性的蚀刻剂以回蚀刻第二导电层2804并且去除围绕电容器区108的横向伸展件。此外，可以施加对电荷捕获介电层2802具有选择性的一种或多种额外的蚀刻剂2904以回蚀刻电荷捕获介电层2802并且去除未由剩余的导电层2804’和光刻胶层2902掩蔽的横向伸展件。在施加额外的蚀刻剂2904的情况下，可以去除光刻胶层2902。

如图30所示，对剩余的第二导电层2804’和剩余的电荷捕获介电层2802’实施一个或多个第六蚀刻。除了与指状沟槽电容器202相邻的存储单元堆叠件1202的一侧上的剩余的第二导电层2804’和剩余的电荷捕获介电层2802’，第六蚀刻去除剩余的第二导电层2804’和剩余的电荷捕获介电层2802’的所有区域。第六蚀刻沿着存储单元堆叠件1202的单个侧壁形成控制栅极126。例如，用于实施第六蚀刻的工艺可以包括形成光刻胶层3002，光刻胶层3002掩蔽与控制栅极126和指状沟槽电容器202对应的剩余的第二导电层2804’的区域。然后可以根据光刻胶层3002的图案对剩余的第二导电层2804’和剩余的电荷捕获介电层2802’施加一种或多种蚀刻剂3004。进一步地，可以去除光刻胶层3002。

图31和图32示出对应于步骤2016的一些实施例的截面图3100、3200。

如图31所示，在存储单元区106和电容器区108上方形成保护层3102。例如，保护层3102可以由诸如二氧化硅的氧化物形成。用于形成保护层3102的工艺可以包括在半导体衬底110上方形成中间层以及图案化中间层。

也如图31所示，在逻辑区114上方形成逻辑器件堆叠件1604。例如，逻辑器件堆叠件1604可以包括逻辑栅极154、第四和第五介电层152、158、逻辑硬掩模156和第一间隔件层150。第四介电层152可以布置在半导体衬底110和逻辑栅极154之间，并且逻辑硬掩模156可以布置在逻辑栅极154上方，第五介电层158布置在逻辑硬掩模156和逻辑栅极154之间。例如，第四和第五介电层152、158可以是氧化物。例如，逻辑硬掩模156可以是氮化物。例如，逻辑栅极154可以是掺杂的多晶硅。第一间隔件层 150可以沿着逻辑栅极154、第四和第五介电层152、158和逻辑硬掩模156的侧壁布置。例如，第一间隔件层150可以是氧化物或氮化物。

如图32所示，实施第七蚀刻以去除保护层3102。可以通过向保护层3102施加对保护层3102具有选择性的蚀刻剂来实施第七蚀刻。此外，在逻辑区114和存储单元区106的暴露区内注入掺杂剂以限定第一掺杂区1702、1703。此后，形成第二间隔件层218和第三间隔件层220。沿着选择栅极120、控制栅极126和指状沟槽电容器202的侧壁形成第二间隔件层218。沿着第一间隔件层150和第二间隔件层218的侧壁形成第三间隔件层220。

在形成第二间隔件层218和第三间隔件层220的情况下，在存储单元区106和逻辑区114的暴露区内注入掺杂剂以限定第二掺杂区1705、1706。第二掺杂区1705、1706通常具有比第一掺杂区1702、1703更高的掺杂剂浓度。在一些实施例中，在形成第一和第二掺杂区1702、1703、1705、1706之后，在掺杂区1702、1703、1705、1706和/或控制栅极126上方形成硅化物层130、132、162。例如，工艺可以包括在不期望硅化物的区域上形成RPO层228以及生长硅化物。

图33示出对应于步骤2018的一些实施例的截面图3300。如图所示，在半导体结构上方形成BEOL金属化堆叠件。这包括形成作为半导体结构的衬垫的接触蚀刻停止层222。此后，ILD层224形成在接触蚀刻停止层222上方并且被平坦化。此外，形成延伸穿过ILD层224和接触蚀刻停止层222(通常至硅化物层130、132、162)的接触件226。

图33的截面图3300示出常用于形成具有多晶硅栅极的逻辑器件的工艺。然而，逻辑器件可以形成为具有金属栅极。图34示出用于常用于形成具有金属栅极的逻辑器件的工艺的对应于步骤2016和2018的一些实施例的截面图3400。

如图34所示，在形成ILD层224之后，实施平坦化以去除选择栅极硬掩模122和逻辑硬掩模156。通常地，平坦化延伸至以下的一个或多个：ILD层224；接触蚀刻停止层222；第一、第二和第三间隔件层150、218、220；RPO层228；控制栅极126；控制栅极介电层128；以及控制栅极硅化物层 132。例如，可以通过CMP实施该平坦化。

在平坦化之后，以金属栅极180替换逻辑栅极154，并且形成掩蔽逻辑区114的介电覆盖层230。例如，中间介电覆盖层形成在半导体结构上方并且被选择性蚀刻以将它限制于逻辑区114。此外，以自对准工艺在选择栅极120、控制栅极126和上电极216上方生长额外的硅化物层236。

在形成额外的硅化物层236的情况下，在剩余的ILD层224’、接触蚀刻停止层222’、第一、第二和第三侧壁间隔件层150’、218’、220’、RPO层228’、控制栅极126’、控制栅极电荷捕获介电层128’和选择栅极120’上方形成第二ILD层232。通常地，第二ILD层232形成为具有平坦的顶面。在形成第二ILD层232的情况下，形成延伸穿过剩余的第一ILD层224’和剩余的接触蚀刻停止层222’的接触件234。

因此，如从以上可以理解的，本发明提供了一种用于制造集成电路的方法。提供具有存储单元区和电容器区的半导体衬底。电容器区包括一个或多个牺牲STI区。对一个或多个牺牲STI区实施第一蚀刻以去除一个或多个牺牲STI区以及暴露与一个或多个牺牲STI区对应的一个或多个沟槽。在作为一个或多个沟槽的衬垫的半导体衬底的区域内注入掺杂剂。在半导体衬底上方形成导电层，并且导电层填充一个或多个沟槽。对导电层实施第二蚀刻以在存储单元区上方形成存储单元的控制栅极和选择栅极的一个以及在电容器区上方形成指状沟槽电容器的上电极。

在上述方法中，还包括：在注入所述掺杂剂之后，在所述半导体衬底上方形成按顺序堆叠的介电层、所述导电层和硬掩模层，并且所述介电层、所述导电层和所述硬掩模层填充所述一个或多个沟槽；以及对所述硬掩模层、所述导电层和所述介电层实施所述第二蚀刻以在所述存储单元区上方形成存储单元堆叠件以及在所述电容器区上方形成所述指状沟槽电容器，其中，所述存储单元堆叠件包括选择栅极。

在上述方法中，还包括：在注入所述掺杂剂之后，在所述半导体衬底上方形成按顺序堆叠的介电层、所述导电层和硬掩模层，并且所述介电层、所述导电层和所述硬掩模层填充所述一个或多个沟槽；以及对所述硬掩模层、所述导电层和所述介电层实施所述第二蚀刻以在所述存储单元区上方 形成存储单元堆叠件以及在所述电容器区上方形成所述指状沟槽电容器，其中，所述存储单元堆叠件包括选择栅极，形成按顺序堆叠并且作为所述存储单元堆叠件和所述指状沟槽电容器的衬垫的电荷捕获介电层和第二导电层；对所述第二导电层实施第三蚀刻以沿着所述存储单元堆叠件的侧壁形成所述存储单元的控制栅极；以及对所述电荷捕获介电层实施第四蚀刻以去除未由所述控制栅极掩蔽的横向伸展件。

在上述方法中，还包括：在实施所述第一蚀刻之前，在所述半导体衬底和所述一个或多个牺牲STI区上方形成按顺序堆叠的介电层、第二导电层和硬掩模层；对所述硬掩模层、所述第二导电层和所述介电层实施第三蚀刻以在所述存储单元区上方形成存储单元堆叠件；以及对所述导电层实施所述第二蚀刻以沿着所述存储单元堆叠件的侧壁形成控制栅极。

在上述方法中，还包括：在实施所述第一蚀刻之前，在所述半导体衬底和所述一个或多个牺牲STI区上方形成按顺序堆叠的介电层、第二导电层和硬掩模层；对所述硬掩模层、所述第二导电层和所述介电层实施第三蚀刻以在所述存储单元区上方形成存储单元堆叠件；以及对所述导电层实施所述第二蚀刻以沿着所述存储单元堆叠件的侧壁形成控制栅极，在所述半导体衬底上方形成电荷捕获介电层，并且所述电荷捕获介电层作为所述一个或多个沟槽的衬垫；在所述电荷捕获介电层上方形成所述导电层；以及对所述电荷捕获介电层实施第四蚀刻以去除未由所述控制栅极和所述上电极掩蔽的横向伸展件。

在上述方法中，还包括：形成所述上电极的指状件，其中，所述指状件的高度与宽度的比率超过约三。

在上述方法中，其中，所述半导体衬底包括逻辑区，并且其中，所述方法还包括：在所述逻辑区上方形成逻辑器件。

在上述方法中，其中，所述半导体衬底包括逻辑区，并且其中，所述方法还包括：在所述逻辑区上方形成逻辑器件，在介电常数超过约3.9的介电层上面形成所述逻辑器件的金属栅极。

在上述方法中，其中，所述半导体衬底包括逻辑区，并且其中，所述方法还包括：在所述逻辑区上方形成逻辑器件，对所述逻辑器件实施平坦 化，所述控制栅极和所述选择栅极的一个的上表面与所述上电极的上表面是大约共面的。

在上述方法中，还包括：将所述存储单元形成为分裂栅极闪存单元。

在其他实施例中，本发明提供了一种集成电路。半导体衬底具有存储单元区和电容器区。电容器区包括一个或多个沟槽。存储单元布置在存储单元区上方。存储单元包括多晶硅选择栅极、沿着多晶硅选择栅极的侧面的多晶硅控制栅极以及电荷捕获介电层。电荷捕获介电层布置在控制栅极下方以及选择栅极和控制栅极的相邻侧壁之间。指状沟槽电容器布置在一个或多个沟槽中的电容器区上方。指状沟槽电容器包括与半导体衬底中的掺杂区对应的下电极以及由多晶硅制成并且通过电容器介电层与下电极分隔开的上电极，电容器介电层作为一个或多个沟槽的衬垫。

在上述集成电路中，其中，所述指状沟槽电容器的指状件的高度与宽度的比率超过约三比一。

在上述集成电路中，其中，多晶硅上电极具有与所述多晶硅选择栅极和所述多晶硅控制栅极的至少一个相同的材料组分，并且与所述多晶硅选择栅极和所述多晶硅控制栅极的至少一个同时形成。

在上述集成电路中，其中，所述电荷捕获介电层和所述电容器介电层具有相同的材料组分。

在上述集成电路中，其中，所述电荷捕获介电层和所述电容器介电层具有彼此不同的材料组分。

在上述集成电路中，其中，多晶硅上电极包括位于所述多晶硅上电极的上表面中的一个或多个第二沟槽，并且其中，第二电荷捕获介电层作为所述一个或多个第二沟槽的衬垫。

在上述集成电路中，其中，所述半导体衬底还包括逻辑区，其中，所述集成电路还包括位于所述逻辑区上方的逻辑器件，并且其中，所述逻辑器件包括位于介电层上面的金属栅极，所述介电层具有超过约3.9的介电常数。

在上述集成电路中，其中，所述半导体衬底还包括逻辑区，其中，所述集成电路还包括位于所述逻辑区上方的逻辑器件，并且其中，所述多晶 硅选择栅极的顶面、多晶硅上电极的顶面和所述逻辑器件的栅极的顶面大约共面。

在上述集成电路中，其中，所述存储单元区和所述电容器区通过布置在所述存储单元区和所述电容器区之间的浅沟槽隔离(STI)区隔离。

在又其他实施例中，本发明提供了一种嵌入式闪存器件。半导体衬底具有存储单元区、逻辑区以及布置在存储单元区和逻辑区之间的电容器区。电容器区包括一个或多个沟槽。存储单元布置在存储单元区上方。存储单元包括选择栅极、控制栅极和电荷捕获介电层。电荷捕获介电层布置在控制栅极下方以及选择栅极和控制栅极的相邻侧壁之间。指状沟槽电容器布置在一个或多个沟槽中的电容器区上方。指状沟槽电容器包括与半导体衬底间隔开的上电极。导电层包括上电极、以及选择栅极和控制栅极的一个。逻辑器件布置在逻辑区上方。逻辑器件包括通过中间介电层与半导体衬底间隔开的栅极。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。