电子芯片的制作方法

本公开涉及电子芯片，更为具体地涉及一种防止从芯片的后表面进行攻击的电子芯片。

背景技术：

包括机密数据的电子芯片，如银行卡芯片，很可能受到来自盗版者的攻击，目的在于确定芯片的操作并从中提取机密信息。

技术实现要素：

本公开的第一方面提供了一种电子芯片，包括：第一导电类型的半导体区域；第一导电类型的多个第一半导体条和第二导电类型的多个第二半导体条，多个第一半导体条和多个第二半导体条交替且连续地设置在半导体区域上，第二半导体条中的每个具有端部；多对检测触点，每对中的检测触点被设置在第二半导体条中的相应一个第二半导体条的端部；一个或多个检测电路，被配置为检测设置在每个第二半导体条的端部的检测触点之间的电阻；绝缘槽，绝缘槽在第二半导体条中延伸下降到第一深度，并限定电子芯片的相应的活动区域；以及绝缘壁，绝缘壁中的每个绝缘壁延伸穿过第二半导体条中的相应一个第二半导体条的整个宽度并下降到第二深度，第二深度大于第一深度。

在某些实施例中，第二深度与第一深度的比值大于1.5。

在某些实施例中，电子芯片包括：一个或多个开关；以及多个偏置触点，多个偏置触点在第二半导体条中的每个上，每个第二半导体条通过一个或多个开关而电耦合到偏置电势端子。

在某些实施例中，每个绝缘壁均具有位于绝缘槽中的对应的一个绝缘槽中的部分。

在某些实施例中，电子芯片进一步包括位于第二半导体条中的第一导电类型的多个掺杂区域，每个绝缘壁均具有下部，下部接触掺杂区域中对应的一个掺杂区域。

在某些实施例中，电子芯片进一步包括分别定位在绝缘壁中的多个导电壁，每个导电壁电耦合到接地端子。

在某些实施例中，绝缘壁中的每个具有在50纳米到150纳米范围的宽度。

在某些实施例中，一个或多个检测电路包括被配置为比较第二半导体条中的两个第二半导体条的电阻以及在两个第二半导体条之间的电阻比值大于阈值时生成报警信号的检测电路。

在某些实施例中，阈值在2到5的范围中。

在某些实施例中，一个或多个检测电路中的检测电路被配置为将电压施加到两个第二半导体条的检测触点上，并将流经两个第二半导体条中的一个半导体条的放大的电流值与流经两个第二半导体条中的另一个半导体条的电流值进行比较。

在某些实施例中，电压在300毫伏到600毫伏的范围中。

本公开的第二方面提供了一种电子芯片，包括：第一导电类型的半导体区域；第一导电类型的多个第一半导体条和第二导电类型的多个第二半导体条，多个第一半导体条和多个第二半导体条交替且连续地设置在半导体区域上；第一检测触点和第二检测触点，接触第二半导体条中的第一第二半导体条；检测电路被配置为检测第一检测触点和第二检测触点之间的第一电阻；绝缘槽，绝缘槽在第二半导体条中的第一第二半导体条中延伸下降到第一深度，并限定电子芯片的相应的活动区域；以及绝缘壁，绝缘壁中的每个绝缘壁延伸穿过第二半导体条中的第一第二半导体条的整个宽度并下降到第二深度，第二深度大于第一深度，绝缘壁中的第一绝缘壁的宽度在在紧邻第二半导体条中的第一第二半导体条的第一半导体条之间延伸。

在某些实施例中，电子芯片包括一个或多个开关；以及多个偏置触点，多个偏置触点在第二半导体条中的第一第二半导体条上，第二半导体条中的第一第二半导体条通过一个或多个开关电耦合到偏置电势端子。

在某些实施例中，每个绝缘壁均具有位于绝缘槽中的对应的一个绝缘槽中的部分。

在某些实施例中，电子芯片进一步包括位于第二半导体条中的第一导电类型的多个掺杂区域，每个绝缘壁均具有下部，下部接触掺杂区域中对应的一个掺杂区域。

在某些实施例中，电子芯片进一步包括分别定位在绝缘壁中的多个导电壁，每个导电壁电耦合到接地端子。

在某些实施例中，电子芯片进一步包括：接触第二半导体条中的第二第二半导体条的第三检测触点和第四检测触点，其中检测电路被配置为检测第三检测触点和第四检测触点之间的第二电阻，比较第一电阻和第二电阻，以及当第一电阻和第二电阻的比值大于阈值时生成报警信号。

本公开的第三方面提供了一种电子芯片，包括：第一导电类型的半导体区域；第一导电类型的多个第一半导体条和第二导电类型的多个第二半导体条，多个第一半导体条和多个第二半导体条交替且连续地设置在半导体区域上；第一检测触点和第二检测触点接触第二半导体条中的第一第二半导体条；检测电路，检测电路被配置为检测第一检测触点和第二检测触点之间的第一电阻；绝缘槽，绝缘槽在第二半导体条中的第一第二半导体条中延伸下降到第一深度，并限定电子芯片的相应的活动区域；第一绝缘壁，第一绝缘壁中的每个绝缘壁延伸穿过第二半导体条中的第一第二半导体条的整个宽度并下降到第二深度，第二深度大于第一深度；以及第二绝缘壁，第二绝缘壁中的每个绝缘壁延伸穿过第二半导体条中的第二第二半导体条的整个宽度并下降到第二深度，定位在第二半导体条中的第一第二半导体条和第二第二半导体条之间的第二半导体条将第一绝缘壁与第二绝缘壁分隔开。

在某些实施例中，电子芯片包括：一个或多个开关；以及多个偏置触点，多个偏置触点在第二半导体条中的第一第二半导体条上，第二半导体条的第一第二半导体条通过一个或多个开关电耦合到偏置电势端子。

在某些实施例中，电子芯片进一步包括：接触第二半导体条中的第二第二半导体条的第三检测触点和第四检测触点，其中检测电路被配置为检测第三检测触点和第四检测触点之间的第二电阻，比较第一电阻和第二电阻，以及当第一电阻与第二电阻的比值大于阈值时生成报警信号。

本公开各个方面所提供的电子芯片提供了一种提高的检测阈值以及简化的检测电路。

上述内容以及以下结合附图将要详细讨论的其他特征和优点的非限制性的具体实施方式。

附图说明

图1A为电子芯片的局部简化俯视图；

图1B为电子芯片的截面图并图示了攻击检测电路的；

图2A为电子芯片的实施例的局部简化俯视图；

图2B为如图2A中所示实施例的截面图并图示了检测电路；

图3为图示了绝缘壁的一个示例的局部简化截面图；

图4为图示了绝缘壁的另一个示例的局部简化横截面图；

图5为图示了绝缘壁的另一个示例的局部简化横截面图；以及

图6示出了连接到两个阱的检测电路的示例。

具体实施方式

由与本实用新型的申请人相同的申请人在2015年9月30日提交的法国专利申请No.15/59292，对应于2016年3月16日提交的美国专利申请No.15/072,209，描述了防止盗版攻击的电子芯片。图1A和图1B示出了与本专利申请的图3A和图3B相关的元素。

图1A为电子芯片1的局部简化俯视图，图1B为沿图1A的平面B-B的截面图并进一步说明了攻击检测电路。

芯片1在例如由硅制成的P型掺杂半导体晶片3的上部包括交替的P型掺杂阱5和N型掺杂阱7，该P型掺杂阱5和N型掺杂阱7的间距小于5微米。阱5和阱7的每个都是条形的，P阱5可以是比半导体芯片3的区域掺杂更重的区域，或者P阱5可以是由N阱7界定的半导体晶片3的部分。

基本的电路元件，即，诸如晶体管、电阻器、电容器或包括P-N结的组件，形成在P阱5的内部和顶部以及N阱7的内部和顶部。例如，MOS晶体管9在图1B的截面图中示意性的示出。基本组件形成在由绝缘槽11环绕的有源区域中。

每个P阱5均被提供有连接到接地GND的偏置触点13。每个N阱7均被提供有通过晶体管T1连接到高电势源VDD的偏置触点15。

每个N阱7在其上表面上在每个端部包括检测触点17。每个N阱7的检测触点17被连接到检测电路19。每个检测电路19在电势VDD和接地GND之间被供电。每个检测电路19接收测试信号TEST并能够提供报警信号A。

在可能发生在芯片启动的测试阶段中，测试信号被芯片依次激活。接收测试信号的检测电路阻断相关联的晶体管T1，并将检测触点17之间的阱的电阻与阈值相比较。当没有攻击时，每个阱都具有比阈值低的电阻，并且没有报警信号被传送。

这里考虑一种情况，例如，盗版者用离子束从芯片的下表面蚀刻出空腔21以执行攻击。空腔21横向尺寸大于5微米。盗版者试图在空腔内安装与位于下表面的组件的触点，并分析芯片的操作。

空腔的存在影响N阱7，该N阱7的电阻增加。对应的检测电路19检测到这样一个电阻的增加，并传送报警信号A。在该信号下，芯片破坏或隐藏机密数据，或者还停止其操作，盗版者无法继续攻击。

虽然使用阱电阻测量的这样检测装置操作令人满意，但是可能期望提高检测阈值和简化检测电路。

在不同附图中相同的元素被指定以相同的附图标记，此外，不同附图并未按比例绘制。为清楚起见，只有对所描述的详细实施例理解有用的元素和步骤被显示和被详细描述。特别地，在俯视图中未示出基本电路组件。

在如下描述中，当提到涉及位置的短语，例如“在……之上”、“在……之下”、“上面的”、“下面的”等，或提到方向类的短语如“竖直”等，都是针对截面视图中的相关元素的方向而言。

在本说明书中，短语“连接”是指两个元件之间的直接电连接，而短语“耦合的”是指两个元件之间的可以是直接连接，也可以是通过一个或多个主动或被动部件的连接，如电阻、电容、电感、二极管和晶体管等。

已经分析了盗版者对如图1A和图1B所示的芯片1类型的芯片的攻击。当盗版者蚀刻攻击空腔时，被损坏的阱的电阻只上升到在空腔靠近绝缘槽或者甚至到达绝缘槽时的电阻阈值之上。现在，芯片1的N阱7的深度可能为1微米到2微米，绝缘槽11从上表面延伸向下到例如小于0.5微米的深度。盗版者通过连续尝试可以蚀刻一个空腔，该空腔延伸穿过阱深的大部分并在距离槽的底部足够长的距离处停止，使得攻击不会被检测到。这就存在盗版者仍能够通过该空腔获取他/她觊觎的信息的风险。该检测电路应当被提供以避免这种风险，尤其采用阈值电阻的精确调节，这就引起实际的实施问题。

因此希望获得防护水平高于图1A和图1B所示芯片的电子芯片。

图2A为防止攻击的电子芯片30的一个实施例的局部简化俯视图；图2B是为如图2A所示电子芯片的截面图并且进一步图示了攻击检测电路。

芯片30包括如图1A和图1B所示的芯片1的元件，即：

-在半导体槽3的上部中交替设置的条形P型掺杂阱5和N型掺杂阱7；

-绝缘槽11，将电路元件如晶体管9分隔；

-偏置触点13和15，位于相应的阱5和阱7上，触点15通过晶体管T1连接到电势源VDD；

-检测触点17，在N阱7的端部；以及

-对于每个N阱7的检测电路19，当该阱的检测触点17之间的阱的电阻大于阈值电阻时，能够生成一个报警信号A。

芯片30进一步包括绝缘壁32，该绝缘壁32在N阱7中反向延伸，从阱的上部向下延伸到大于槽深的深度。例如，绝缘壁的深度大于槽深的1.5倍。绝缘壁的深度可能为0.6微米的数量级，例如，在0.5微米到0.7微米的范围内，N阱7的部分34位于绝缘壁的下面。绝缘壁32中的每一个沿垂直于条的方向延伸穿过该条的整个宽度。

芯片30的操作与针对图1A和图1B所描述的芯片1的操作类似。事实上，N阱7的部分34在检测触点17之间提供该阱的电连通。在没有通过钻入后表面的攻击的情况下，所有N阱7具有相同的电阻值，称为标准值。

在盗版者钻了空腔21的情况下，一旦该空腔达到位于绝缘壁32之下的N阱7的部分34，该N阱7的电阻增加。一旦该空腔21达到绝缘壁32的底部，则该电阻变得无限大。

为了使该攻击不被检测到，盗版者会在空腔达到绝缘壁的底部之前停止蚀刻，即远离槽的底部。N阱的大部分于是保持在基本元件和空腔之间。由此，盗版者不再可能标识与空腔相对设置的各个独立元件的作用。

因此，比槽更深的绝缘壁的出现能够特别前摄性地应对攻击，从而提供一个特别高水平的对抗盗版者攻击的防护。

当相邻阱之间的距离小于空腔21的横向尺寸时，这样一个特别高的防护水平对于布置在同一个N阱7的两个相邻的绝缘壁之间的电路元件是可以确保的。例如，相邻绝缘壁被分隔开小于5微米的距离，绝缘壁32可以沿每个N阱7分布，或者只提供在包括特别需要被保护的电路元件的阱部分。

例如，绝缘壁可能沿大于条宽的长度延伸，也可能延伸通过多个P阱5和N阱7。

图3为与图2A和图2B不同比例的局部简化截面图，示出了N阱7中的绝缘壁40的示例。绝缘壁40延伸穿过绝缘槽11。绝缘壁40包括例如由多晶硅制成的导电壁42，通过例如由氧化硅制成的绝缘壁44与n阱7隔离。

由于绝缘壁的位置在绝缘槽11中，该绝缘壁不占用供电路使用的空间。从而，可以在不增加芯片表面区域的情况下获得特别高水平的盗版者攻击防护。

另外，绝缘壁40的提供一般不会增加制造步骤，该绝缘壁40的结构类似于在电子芯片中出于其他目的而经常被提供的绝缘壁的结构。

例如，壁宽的范围为50纳米到150纳米。例如，绝缘壁40的氧化硅壁的厚度的范围为5纳米到20纳米。

图4为位于N阱7中的绝缘壁50的另一个示例的局部简化截面图。绝缘壁50包括导电壁42，其通过壁44与N阱7绝缘。例如，该导电壁连接到接地GND。

绝缘壁50因此在接地和N阱7之间形成电容元件。除了攻击防护，这样一个电容元件的出现通过稳定N阱7的电势而改善了芯片操作。

图5为图示出绝缘壁60的另一实施例的局部简化截面图。

通过一种方法获得图5的结构，该方法包括对半导体晶片3的上层部分进行N型掺杂以形成区域62的步骤，随后还包括形成与图4的绝缘壁50的结构类似的结构64的步骤，随后还包括以条的形式形成P型掺杂阱5A的步骤。P阱5A在其端部与检测触点(未显示)配合，并且P阱5A的电阻由攻击检测电路测量。

获得的绝缘壁60包括一个位于结构64之下并与其接触的N型掺杂区域66。掺杂区域66延伸穿过阱5A的宽度，并与置于P阱5A的每一侧的两个N型掺杂阱(未在截面平面显示)接触。

在操作中，区域66被带到施加到N阱的高电势水平。没有电流能够在位于区域66任一侧的P阱5A之间的部分流过区域66

仅作为示例，图6示出了连接到两个相似的N型掺杂阱7和7’的检测电路80的示例。每个阱7和7’均显示在简化的俯视图中。阱7具有检测触点17A和17B，阱7’具有检测触点17A’和17B’。触点17A和17A’一起连接到电势源VDD。在电势VDD和接地GND之间被供电的检测电路80可以接收测试信号TEST和控制信号CTRL，并且还可以生成报警信号A。

检测电路80包括两个电阻测量电路82A和82B，每个电阻测量电路旨在施加在条7和7’的检测触点之间的经调节的电势差VDD-VR，以及提供电流IA和IB，该电流IA和IB为电流的镜像(image)，之后流过条。电流镜86被提供用以比较电流IA和IB从而提供报警信号。

每个测量电路82A和82B均包括：

-电压调节器88，用于调节节点90的电势VR；

-开关92A和92B，用于根据由检测电路80接收到的控制信号CTRL而施加节点90的电势；以及

-电流镜94A和94B，该电流镜94A和94B能够从源自从条的电流提供电流IA和IB，该电流流过电压调节器88。

每个电压调节器88均包括P沟道MOS型晶体管PM1，该晶体管PM1的源极S1耦合到节点90，漏极D1耦合到节点96。晶体管PM1的栅极耦合到逆变器97的输出，逆变器97的输入耦合到节点90。经调节的电势VR等于逆变器97的阈值电势。

每个开关92A和92B均包括两个P沟道MOS型晶体管PM2和PM3，该PM2和PM3的漏极D2和D3连接到节点90。晶体管PM2由信号CTRL控制。晶体管PM3的栅极耦合到接收信号CTRL的逆变器99的输出节点98。

电路92A的晶体管PM2的源极S2和电路92B的晶体管PM3的源极S3连接到检测触点17B。电路92B的源极S2和电路92A的源极S3连接到检测触点17B’。

每个电流镜94A和94B均包括N型MOS晶体管NM4和NM5，该NM4和NM5的栅极耦合到节点96。晶体管NM4和NM5的源极S4和S5通过开关100耦合到接地GND。晶体管NM4的漏极D4耦合到节点96。晶体管NM5的漏极D5连接到测量电路82A和82B的输出节点102A和102B。

电流镜86的输入支路连接到电路82A的输出102A，输出支路连接到电路82B的输出102B。电流镜96包括P沟道MOS型晶体管PM6和PM7，该PM6和PM7的栅极耦合到节点102，源极S6和S7耦合到电势源VDD。晶体管PM6的漏极D6耦合到节点102A，晶体管PM7的漏极D7耦合到节点102B。

节点102B还通过由接收信号TEST的逆变器106的输出控制的开关104耦合到接地。报警信号A对应于节点102B的电势水平。

在测试阶段期间，当测试信号TEST被激活时，控制信号CTRL接连地被带到高电平，然后到低电平。

当控制信号CTRL为高电平时，测量电路82A将电势VR施加到检测触点17B’。电流17’流过条7’以及流过镜94A的输入支路。串联连接的电流镜94A和86被提供以向节点102B注入电流，该电流强度等于电流17’的电流强度。进一步地，测量电路82B将电势VR施加到检测触点17B。电流17流过条7以及流过镜94B的输入支路。电流镜94B被提供用于将电流17放大因子K，并从节点102B吸收放大后的电流K*17。

在攻击的情况下，当阱7的电阻与阱7’的电阻比值大于放大因子K时，注入到节点102B的电流17’的电流强度大于从节点102B吸收的电流K*17。节点102B的电势增加并在高电平处饱和。因此，报警信号A被传送。

当没有攻击时，电阻相等，并且电流17和17’相等。节点102B的电势下降并在低电平处饱和。

当测试信号TEST活动且信号CTRL处于低电平时，操作与如上所述类似，阱7和7’的检测节点17B和17B’的作用通过开关而被反置。当阱7’的电阻与阱7的电阻的比值大于放大因子K时传送报警信号A。

因此检测电路能够在测试阶段期间连续地检测在阱7和7’中的一个或另一个上的攻击。

当不存在测试信号TEST时，开关104导通，且没有报警信号被传送。

例如，放大因子K的范围为2到5。例如，逆变器97的阈值电压VR的范围为300毫伏到600毫伏。

描述了特定实施例，本领域技术人员将会对此进行多种变更、修改和改进。尤其地，虽然偏置触点15通过MOS型晶体管而耦合到电势源VDD，但偏置触点15可以通过其他任何适当类型的开关与电势源VDD耦合，例如，双极型晶体管。

此外，在对应于以上所描述实施例的其他可能实施例中，可以交换N和P的导电类型，还可以交换MOS晶体管的沟道类型，以及交换低GND和高VDD的电势值。

尽管已经描述了检测电路的具体的实施例，任何阱电阻检测电路都可以被使用，特别地，先前所描述的专利申请中提到的类型的任何检测电路可以被使用。

这些变更、修改和改进旨在作为本公开的一部分，并且旨在属于本公开的精神和范围内。因此，前述说明仅为示例性的而并非旨在限制。上述多种实施例可以结合以提供更进一步的实施例。在以上详细描述的实施例的启示下，可以对实施例进行这些以及其他一些改变。一般来说，在随附的权利要求书中，使用的术语不应被解释为将权利要求限制到本说明书和权利要求书公开的具体实施方式，而是应认为包括了与权利要求书等价的全部可能的实施方式。因此，权利要求不受到公开内容的限制。