具有多个接触插塞的装置及其制造方法与流程

本揭露是有关于一种多个接触插塞的制造方法，且特别是有关于一种根据各个接触插塞的需求，例如：深宽比或电阻率，制造多个接触插塞的方法。

背景技术

在晶体管制造中，金属被用以形成接触插塞和金属栅极。接触插塞被用来连接至晶体管的源极和漏极区以及栅极。

在形成接触插塞的一般制造制程中，第一源极/漏极接触插塞是形成于第一层间介电层中，且第一源极/漏极接触插塞电性连接至源极/漏极区。然后，形成接触蚀刻停止层和第二层间介电层，以及形成栅极接触开口并延伸至第二层间介电层、接触蚀刻停止层和第一层间介电层中，以暴露出下方的金属栅极。源极/漏极接触开口也形成并延伸至第二层间介电层和接触蚀刻停止层中，以暴露出第一源极/漏极接触插塞。然后，以导电材料填充栅极接触开口和源极/漏极接触开口，以形成栅极接触插塞和第二源极/漏极接触插塞。在此制程中所形成的接触插塞可能有空洞形成于其中的困扰，特别是具有高深宽比的栅极接触插塞。

技术实现要素：

根据本揭露的一些实施例，方法包括形成晶体管，其包含形成源极/漏极区于虚拟栅极堆叠的一侧，形成第一层间介电层覆盖源极/漏极区，以及以取代栅极堆叠取代虚拟栅极堆叠。上述方法还包括形成第二层间介电层于第一层间介电层以及取代栅极堆叠上方，以及形成下源极/漏极接触插塞，所述下源极/漏极接触插塞电性耦合至源极/漏极区。下源极/漏极接触插塞穿过第一层间介电层和第二层间介电层。第三层间介电层形成于第二层间介电层上方。栅极接触插塞形成于第二层间介电层和第三层间介电层中。上源极/漏极接触插塞被形成以重叠并接触下源极/漏极接触插塞。上源极/漏极接触插塞穿过第三层间介电层。上源极/漏极接触插塞和栅极接触插塞是由不同材料所形成。

根据本揭露的一些实施例，方法包括形成具有栅极堆叠以及位于栅极堆叠的一侧的源极/漏极区的晶体管，其中栅极堆叠位于第一层间介电层中；以及，形成下源极/漏极接触插塞，所述下源极/漏极接触插塞电性耦合至源极/漏极区。在第一制程操作中，栅极接触插塞被形成于栅极堆叠上方并接触栅极堆叠。在第二制程操作中，上源极/漏极接触插塞被形成以重叠并接触下源极/漏极接触插塞。蚀刻停止层是形成于上源极/漏极接触插塞和栅极接触插塞上方，并接触上源极/漏极接触插塞和栅极接触插塞。

根据本揭露的一些实施例，装置包括第一层间介电层、于第一层间介电层中的栅极堆叠、于第一层间介电层上方的第二层间介电层、相邻于栅极堆叠的源极/漏极区域，以及位于源极/漏极区域上方并耦合至源极/漏极区域的下源极/漏极接触插塞。下源极/漏极接触插塞穿过第一层间介电层和第二层间介电层。上源极/漏极接触插塞位于下源极/漏极接触插塞上方并接触下源极/漏极接触插塞。栅极接触插塞位于栅极堆叠上方并接触栅极堆叠。上源极/漏极接触插塞以及栅极接触插塞是由不同材料所形成。

附图说明

通过以下详细说明并配合附图阅读，可更容易理解本揭露。在此强调的是，按照产业界的标准做法，各种特征并未按比例绘制，仅为说明的用。事实上，为了清楚的讨论，各种特征的尺寸可任意放大或缩小。

图1至图26为根据一些实施例的形成晶体管的中间制程的立体图和剖面图；

图27是根据一些实施例绘示形成晶体管和接触插塞的制程流程图。

具体实施方式

下面的揭露提供了许多不同的实施例或例示，用于实现本揭露的不同特征。部件和安排的具体实例描述如下，以简化本揭露的揭露。当然，这些是仅仅是例示并且不意在进行限制。例如，在接着的说明中叙述在第二特征上方或上形成第一特征可以包括在第一和第二特征形成直接接触的实施例，并且还可以包括一附加特征可以形成第一特征的形成第一和第二特征之间的实施例，从而使得第一和第二特征可以不直接接触。此外，本公开可以在各种例示重复元件符号和/或字母。这种重复是为了简化和清楚的目的，并不在本身决定所讨论的各种实施例和/或配置之间的关系。

此外，空间相对术语，如“之下”、“下方”、“低于”、“上方”、“高于”等，在本文中可以用于简单说明如图中所示元件或特征对另一元件(多个)或特征(多个特征)的关系。除了在附图中描述的位向，空间相对术语意欲包含元件使用或步骤时的不同位向。元件可以其他方式定位(旋转90度或者在其它方位)，并且本文中所使用的相对的空间描述，同样可以相应地进行解释。

根据许多示范的实施例提供晶体管及其制造方法。根据许多实施例绘示制造晶体管的中间制程。一些实施例的一些变化将于下述讨论。在许多附图和绘示的实施例中，相似的元件符号是用来指定相似的元件。在所绘示的示范实施例中，鳍状场效晶体管(finfet)的形成是用以说明本揭露的概念。然而，平面晶体管也可采用本揭露的概念。

图1至图26根据本揭露的一些实施例绘示形成鳍状场效晶体管的中间制程的立体图和剖面图。图1至图26的操作也可示意地反映于图27的制程流程图中。

图1绘示初始结构的立体图。初始结构包括晶圆10，其还包括基材20。基材20可为半导体基材，其可为硅基材、硅锗基材或其他半导体材料所形成的基材。基材20可被p型杂质或n型杂质所掺杂。可形成如浅沟渠隔离区(sti)的隔离区22，并从基材20的顶面延伸至基材20中。于相邻浅沟渠隔离区22之间的部分基材20可视为半导体条24。在一些示范的实施例中，半导体条24的顶面和浅沟渠隔离区22的顶面可实质为彼此等高。

浅沟渠隔离区22可包括衬氧化层(lineroxide；未绘示)，其可为基材20的表面层经热氧化后所形成的热氧化物。衬氧化层也可为沉积的氧化硅层，其例如使用原子层沉积、高密度等离子化学气相沉积或化学气相沉积来形成。浅沟渠隔离区22也可包括位于衬氧化层上方的介电材料，其中所述介电材料可使用可流动化学气相沉积、旋转涂布或类似制程来形成。

请参考图2，浅沟渠隔离区22被凹陷，使得半导体条24的上部分突出，并高于浅沟渠隔离区22的顶面，以形成突出鳍24’。位于浅沟渠隔离区22中的半导体条24的一部分仍视为半导体条。可使用干式蚀刻制程进行上述蚀刻，其中氟化氢(hf3)和氨气(nh3)可做为蚀刻气体。在蚀刻制程中，可产生等离子。氩气也可包括于其中。根据本揭露一些其他的实施例，凹陷浅沟渠隔离区22可使用湿式蚀刻制程来进行。而蚀刻化学物质可例如包括氢氟酸(hf)。

请参考图3，虚拟栅极堆叠30形成于突出鳍24’的顶表面和侧壁上。需明白的是，虽然为清楚说明而绘示二个虚拟栅极堆叠30，但可形成单一个或多于二个的虚拟栅极堆叠，每个虚拟栅极堆叠彼此平行，而多个虚拟栅极堆叠与相同的一或多个半导体鳍24’相交。虚拟栅极堆叠30可包括虚拟栅极介电层32和位于虚拟栅极介电层32上方的虚拟栅极电极34。虚拟栅极电极34可例如由多晶硅形成，且也可使用其他材料来形成。每个虚拟栅极堆叠30也可包括一(或多个)硬式罩幕层36，所述硬式罩幕层36位于个别的虚拟栅极电极34上方。硬式罩幕层36可由氮化硅、碳氮化硅(siliconcarbo-nitride)或其类似物所形成。虚拟栅极堆叠30也具有垂直于纵向的突出鳍24’的纵向方向。

接下来，栅极间隙壁38形成于虚拟栅极堆叠30的侧壁上。根据本揭露的一些实施例，栅极间隙壁38由如碳氮化硅(sicn)、氮化硅或其类似物的介电材料所形成，且栅极间隙壁38可具有单层结构或包含多个介电层的多层结构。

根据一些实施例，每个栅极间隙壁38包括低介电常数介电层38a和非低介电常数介电层38b，每个低介电常数介电层38a和非低介电常数介电层38b的形成是透过毯覆式沉积操作与之后的非等向性蚀刻操作。低介电常数介电层38a可由具有介电常数(k值)低于约3.5的低介电常数材料形成，并可通过形成具有孔洞形成于其中的氮氧化硅(sion)或氧碳氮化硅(siocn)，减少低介电常数介电层38a的k值，以达到预定的低介电常数值。非低介电常数介电层38b可例如由氮化硅形成。

接下来进行蚀刻操作(相当于后述凹陷源极/漏极的操作)，以蚀刻未被虚拟栅极堆叠30和栅极间隙壁38覆盖的突出鳍24’的一部分，而造成如图4所示的结构。凹陷可为非等向性，因此位于虚拟栅极堆叠30和栅极间隙壁38正下方的突出鳍24’的一部分被保护而不被蚀刻。根据一些实施例，凹陷的半导体条24的顶表面可低于浅沟渠隔离区22的顶表面22a。凹陷40因此形成于浅沟渠隔离区22之间。凹陷40位于虚拟栅极堆叠30的相对侧。

接下来，在磊晶操作中通过选择性地成长半导体材料于凹陷40中，以形成源极/漏极区，造成如图5a所示的结构。根据一些示范的实施例，源极/漏极区42包括硅锗或硅。视所得的鳍状场效晶体管为p型鳍状场效晶体管或n型鳍状场效晶体管，可在磊晶操作进行中原位掺杂p型杂质或n型杂质。例如：当所得的鳍状场效晶体管为p型鳍状场效晶体管，可生长硅锗硼(sigeb)。相反地，当所得的鳍状场效晶体管为n型鳍状场效晶体管，可生长磷化硅(sip)或碳磷化硅(sicp)。根据本揭露的其他实施例，磊晶区42可由第iii族-第v族的化合物半导体形成，例如砷化镓(gaas)、磷化铟(inp)、氮化镓(gan)、砷化铟镓(ingaas)、砷化铟铝(inalas)、镓锑(gasb)、铝锑(alsb)、砷化铝(alas)、磷化铝(alp)、磷化镓(gap)、上述的组合或多层。在源极/漏极区42填满凹陷40后，源极/漏极区42开始水平地扩张，从而可形成多个小平面(facet)。

在磊晶操作后，源极/漏极区42可被进一步地植入p型或n型杂质，以增加源极/漏极区42的杂质浓度。根据本揭露的一些其他实施例，当源极/漏极区42在磊晶制程过程中被原位地掺杂p型或n型杂质时，则可跳过植入操作。源极/漏极区42可包括形成于浅沟渠隔离区22中的下部分，以及形成于浅沟渠隔离区22的顶表面22a上方的上部分。

图5b根据其他实施例绘示源极/漏极区42的形成，其中突出鳍24’未被凹陷，且磊晶区41磊晶地成长于暴露出的突出鳍24’上。因此，源极/漏极区(其也使用元件符号42来代表)包括磊晶区41以及相对应的突出鳍24’的一部分，上述磊晶区41和突出鳍24’的一部分皆经植入以增加其杂质浓度。

图6a绘示接触蚀刻停止层(contactetchstoplayer；cesl)47和层间介电层(inter-layerdielectric；ild)46被形成时的结构的立体图。根据本揭露的一些实施例，缓冲氧化层(未绘示)以及接触蚀刻停止层47被形成于源极/漏极区42上。缓冲氧化层可由氧化硅形成，以及接触蚀刻停止层47可由氮化硅、碳氮化硅或其类似物来形成。缓冲氧化层和接触蚀刻停止层47可例如使用原子层沉积的共形沉积方法来形成。层间介电层46可包括使用如可流动式化学气相沉积、旋转涂布、化学气相沉积或其他适合的沉积方法所形成的介电材料。层间介电层46可由四乙基正硅酸盐(tetraethylorthosilicate；teos)氧化物、等离子加强化学气相沉积氧化物(例如sio2)、磷硅酸玻璃、硼硅酸玻璃、硼掺杂磷硅酸盐玻璃(boron-dopedphospho-silicateglass；bpsg)或其类似物来形成。可进行如化学机械研磨(chemicalmechanicalpolish；cmp)或机械研磨(mechanicalgrinding)的平坦化操作，以使层间介电层46、接触蚀刻停止层47、虚拟栅极堆叠30以及栅极间隙壁38的顶表面彼此等高。

图6a所示的结构的剖面图是绘示于图6b中，其中剖面图从包含图6a的线段a-a的垂直平面所得。在剖面图中，绘示有多个虚拟栅极堆叠30中的二个虚拟栅极堆叠，且绘示有形成于相邻的虚拟栅极堆叠30之间的源极/漏极区42。需说明的是，可形成更多的虚拟栅极堆叠30和源极/漏极区42。此外，根据一些实施例，源极/漏极区42的顶表面可高于虚拟栅极堆叠30的底表面。

接着，以取代栅极堆叠来取代虚拟栅极堆叠30，取代栅极堆叠包括金属栅极和取代栅极介电层，如图7至图10所示。图7至图10以及后述图11至图26所示的剖面图都是从图6a中包含线段a-a的相同的垂直平面所获得。在图7至图26中绘示有浅沟渠隔离区22的顶表面的等高线22a，且半导体鳍24’位于等高线22a上方。

当图6a和图6b所示的取代栅极堆叠、硬式罩幕层36、虚拟栅极电极34以及虚拟栅极介电层32先在一或多个蚀刻操作中被移除，造成图7中的沟渠/开口48。个别的操作是绘示如图27的制程流程图的操作202。突出半导体鳍24’的顶表面和侧壁(未位于所绘示的平面)暴露至沟渠48。

图8根据一些实施例绘示栅极间隙壁50的形成。个别的操作是绘示如图27的制程流程图的操作204。根据其他的实施例，栅极间隙壁50未被形成。为了形成栅极间隙壁50，例如：使用如原子层沉积或化学气相沉积的沉积方法，来形成一或多个毯覆栅极间隙壁层。毯覆栅极间隙壁层为共形的。根据本揭露的一些实施例，栅极间隙壁是由氮化硅(sin)、碳化硅(sic)、氮氧化硅(sion)、氧碳氮化硅或其他介电材料所形成。毯覆栅极间隙壁层在非等向性蚀刻中被蚀刻以移除水平部分，且剩余的垂直部分形成栅极间隙壁50。栅极间隙壁50将后续形成的金属栅极和源极/漏极区更远地隔开，使得金属栅极和源极/漏极区之间漏电和电性短路的可能减少。

根据一些实施例，栅极间隙壁50是由低介电常数材料形成，其可具有低于约3.5或3.0的介电常数(k值)。在本说明书中，k值约为3.9的氧化硅(sio2)被用来区分低k值和高k值。因此，低于3.8的k值被视为低k值，以及个别的介电材料被视为低介电常数材料。相反地，高于3.9的k值被视为高k值，以及个别的介电材料被视为高介电常数材料。例如：栅极间隙壁50可由形成多孔的氮氧化硅(sion)或氧碳氮化硅(siocn)来形成，以具有预定的低k值。低介电常数材料间隙壁50的形成有利于减少后续形成的金属栅极和源极/漏极区42之间的寄生电容(parasiticcapacitance)。

每个栅极间隙壁50可由具有均相介电材料的单一层所形成，或由不同介电材料形成的多个介电层所形成。例如：栅极间隙壁50可包括由低介电常数材料所形成的子层50a以及由氧化硅或高介电常数材料所形成的子层50b。形成制程包括沉积共形介电层并进行非等向性蚀刻以形成子层50a，然后沉积另一共形介电层并进行另一非等向性蚀刻以形成子层50b。

接下来，请参考图9，形成(取代)栅极介电层52，其是延伸至沟渠48(图8)。个别的操作是绘示如图27的制程流程图的操作206。根据本揭露的一些实施例，栅极介电层52包括界面层(interfaciallayer；il)54做为栅极介电层52的下部分。界面层54形成于突出鳍24’暴露出的表面上。界面层54可包括如氧化硅层的氧化层，其可透过热氧化突出鳍24’、化学氧化制程或沉积制程来形成。栅极介电层52也可包括形成于界面层54上方的高介电常数层56。高介电常数层56包括如氧化铪、氧化镧、氧化铝、氧化锆或其类似物的高介电常数材料。高介电常数材料的介电常数(k值)高于3.9，且可高于约7.0。高介电常数层56是位于界面层54上方并可接触界面层54。高介电常数层56可形成为共形层，并在突出鳍24’的侧壁以及栅极间隙壁38/50的顶表面和侧壁上延伸。根据本揭露的一些实施例，高介电常数层56使用原子层沉积或化学气相沉积来形成。

再参考图9，堆叠层沉积。个别的操作是绘示如图27的制程流程图的操作208。堆叠层58中的子层并未分开绘示，然而上述子层是可彼此分明的。可使用如原子层沉积或化学气相沉积的共形沉积方法来进行沉积，使得堆叠层58(以及每个子层)的垂直部分的厚度和水平部分的厚度实质为彼此相同。堆叠层58延伸至沟渠48(图8)中，且堆叠层58包括位于层间介电层46上方的一些部分。

堆叠层58可包括扩散阻障层和位于上述阻障层上方的一(或多个)功函数层。扩散阻障层可由氮化钛(tin)形成，氮化钛可或可不被硅掺杂。功函数层决定栅极的功函数，且功函数层包括至少一层或不同材料形成的复数层。根据个别的鳍状场效晶体管为n型鳍状场效晶体管或p型鳍状场效晶体管，选择功函数层的材料。例如：当鳍状场效晶体管为n型鳍状场效晶体管时，功函数层可包括氮化钽(tan)层和氮化钽层上方的钛铝(tial)层。当鳍状场效晶体管为p型鳍状场效晶体管时，功函数层可包括氮化钽层、位于氮化钽层上方的氮化钛层以及位于氮化钛层上方的钛铝层。在沉积一或多个功函数层后，形成另一个阻障层，阻障层可为另一层氮化钛层。

接下来，金属材料60被沉积，其可例如由钨或钴所形成。金属材料60填满剩余的沟渠48(图8)。在图10所示的后续操作中，可进行如化学机械研磨或机械研磨的平坦化操作，使得位于层间介电层46上方的高介电常数层56、堆叠层58和金属材料层60的一部分可被移除。个别的操作是绘示如图27的制程流程图的操作210。因此，金属栅极电极62被形成，其可包括剩余部分的堆叠层58和金属材料层60。剩余部分的栅极介电层52、堆叠层58和金属材料层60此后被视为取代栅极堆叠64。如图10所示，金属栅极62、间隙壁38/50、接触蚀刻停止层47和层间介电层46的顶表面在此时可实质为共平面。

根据其他实施例，凹陷栅极堆叠64以形成位于栅极间隙壁38/50的相对部分之间的凹陷，且介电硬式罩幕(如氮化硅，未绘示)填入上述凹陷中，并接着进行平坦化操作，使得介电硬式罩幕、间隙壁38/50、接触蚀刻停止层47和层间介电层46在此时实质为共平面。

在图10中，虚线(以64/50标示)绘示为对齐栅极间隙壁50的外缘，以表示栅极间隙壁50和取代栅极堆叠64延伸在所绘示的半导体鳍24’的顶表面下，并延伸在半导体鳍24’的侧壁上。虚线代表栅极间隙壁50和取代栅极堆叠64的这些部分并未位于所绘示的平面。此外，虽然未绘示，但栅极间隙壁38也可延伸在半导体鳍24’的侧壁上，如图3所示。

图11至图26绘示源极/漏极接触插塞和栅极接触插塞的形成。在所绘示的例子中，显示三个源极/漏极区42，且所绘示的制程中揭露连接至最左边源极/漏极区域42的源极/漏极接触插塞的形成。在实际制程中，也可形成连接至中央和最右边源极/漏极区42的源极/漏极接触插塞。然而，这些源极/漏极接触插塞形成于与所绘示的平面不同的平面，因此不可见。类似地，虽然绘示位于右边栅极堆叠64的正上方的单一个栅极接触插塞，但也可有位于左边栅极堆叠64正上方并连接至左边栅极堆叠64的栅极接触插塞，其位于与所绘示的平面不同的平面，因此未显示于图中。

请参考图11，层间介电层68形成于介电罩幕(未绘示)的上方。层间介电层68的材料可选自于与形成层间介电层46相同的候选材料(和方法)，且层间介电层46和层间介电层68可由相同或不同介电材料所形成。例如：层间介电层68可使用等离子加强化学气相沉积来形成，并可包括氧化硅(sio2)。层间介电层46和层间介电层68之间可或可不具有可分辨的界面。层间介电层68的厚度可为约至约

然后，在后续蚀刻中做为蚀刻罩幕的金属硬式罩幕70形成于层间介电层68上方。金属硬式罩幕70可由如氮化钛的金属氮化物所形成。之后，由氧化硅所形成的垫氧化层72形成于硬式罩幕层70上方。而后，施加并图案化光阻74，从而形成开口76。

然后，图案化后的光阻74被用来蚀刻下面的垫氧化层72和金属硬式罩幕70，使得开口76延伸至金属硬式罩幕70中。接着，例如于灰化制程中，移除光阻74。然后，剩余的垫氧化层72和金属硬式罩幕70被用做蚀刻罩幕，以蚀刻层间介电层68、层间介电层46和接触蚀刻停止层47，以形成源极/漏极接触开口78，如图12所示。个别的操作是绘示如图27的制程流程图的操作212。在蚀刻层间介电层68和层间介电层46中，接触蚀刻停止层47被用做蚀刻停止层，且接触蚀刻停止层47接着被蚀刻，以暴露出下面的源极/漏极区42。

请参考图13，形成介电层80，例如：使用如化学气相沉积或原子层沉积的共形沉积方法。介电层80可为具有大于3.9的k值的高介电常数层，使得介电层80具有良好的隔离性能。候选材料包括铝氧化物(alxoy)、氧化铪(hfo2)、氮化硅(sin)以及氧碳氮化硅(siocn)(不具有孔洞或内侧实质未有孔洞)。介电层80的厚度可为约2nm至约4nm。

之后，进行非等向性蚀刻使得介电层80的水平部分被移除，且在开口78的侧壁上剩下的垂直部分形成接触间隙壁82，当从晶圆10的上方观察时，接触间隙壁82形成环。所造成的结构如图14所示。个别的操作是绘示如图27的制程流程图的操作214。根据一些其他实施例，可略过接触间隙壁82的形成。

图15至图18绘示下源极/漏极接触插塞的形成。个别的操作是绘示如图27的制程流程图的操作216。请参考图15，金属层84(如钛层或钴层)被沉积，例如：使用物理气相沉积。然后，阻障层86形成于金属层84上方，阻障层86可为如氮化钛层或氮化钽层的金属氮化物层。可通过氮化金属层84的顶层，但保留金属层84的下层未被氮化而形成阻障层86，或可通过使用如化学气相沉积的沉积方法来形成阻障层86。金属层84和阻障层86都是共形的，并延伸至开口78中。

然后，进行退火以形成源极/漏极硅化物区88如图16所示。可透过快速热退火、加热炉退火或其类似制程来进行上述退火。因此，金属层84的下部分与源极/漏极区42反应，以形成硅化物区88。在硅化制程后，金属层84的侧壁部分仍保留。根据本揭露的一些实施例，硅化物区88的顶表面接触阻障层86的底表面。

接着，如图17所示，金属性材料90被沉积于阻障层86上方并与阻障层86接触。金属性材料90可选自于与含金属材料60的候选材料相同的群组，且可包括钨或钴。然后进行如化学机械研磨或机械研磨的平坦化制程，以移除位于层间介电层68上方的金属层84、阻障层86和金属性材料层90的一部分。所造成的结构如图18所示，所述结构可包括源极/漏极接触插塞92。

图19绘示蚀刻停止层94和层间介电层96的形成。个别的操作是绘示如图27的制程流程图的操作218。蚀刻停止层94可由氮化硅、碳化硅、氮氧化硅、碳氮化硅或其类似物所形成，并可使用如化学气相沉积的沉积方法来形成蚀刻停止层94。层间介电层96可包括选自于磷硅酸玻璃、硼硅酸玻璃、硼掺杂磷硅酸盐玻璃(bpsg)、氟掺杂硅酸玻璃、四乙基正硅酸盐氧化物或等离子加强化学气相沉积氧化物(氧化硅(sio2))的材料。可使用旋转涂布、可流动式化学气相沉积或其类似方法来形成层间介电层96，或使用如等离子加强化学气相沉积或低压化学气相沉积的沉积方法来形成层间介电层96。

请参考图20，层间介电层96和蚀刻停止层94被蚀刻以形成开口98。根据本揭露的一些实施例，开口98具有高深宽比(高度对宽度的比值)，其可大于约4.0或更高。开口可为窄的，使得金属栅极电极62的表面的第一部分被暴露出来，且金属栅极电极62的第二部分仍被层间介电层68所覆盖。在所制得的晶体管的操作过程中，因为金属栅极电极62被施加电压，但其不具有电流流经，故金属栅极电极62和上面的栅极接触插塞之间的接触面积可能小而不显著地影响晶体管的效能。因此，将开口98做窄有利于减少晶体管的尺寸但不牺牲电性效能。

在后续操作中，开口98被填入一或多个导电材料102，如图21所示。导电材料102具有良好的空隙填充能力，因此导电材料102中不会有空洞(void)产生。根据一些实施例，导电材料102可由如氮化钛的金属氮化物形成，且形成方法可例如包括物理气相沉积。虽然氮化钛具有高电阻率(高于金属)，但高电阻率不显著地影响晶体管的效能，因为所述晶体管是用来施加电压而非电流。根据其他的实施例，导电材料102可由如钨的其他材料所形成。

导电材料102可为均相，且整体导电材料102具有相同组成，且可由均相氮化钛或均相钨所形成。在其他实施例中，导电材料102具有复合结构，例如包括：阻障层102a和金属性材料102b。例如：阻障层102a可由氮化钛所形成，以及金属性材料102b可由钨所形成。导电材料102不含钴，因为钴的空隙填充能力不足，且若以钴填入开口98(图20)中，因为个别的开口的高深宽比而使其中可能产生空洞。

根据一些实施例，进行如化学机械研磨或机械研磨的平坦化操作，以移除过多的导电材料102，以形成栅极接触插塞104，如图22所示。个别的操作是绘示如图27的制程流程图的操作220。栅极接触插塞104的顶表面因此与介电层96的顶表面共平面。根据一些其他的实施例，进行回蚀制程以移除过多的导电材料102。所得的栅极接触插塞104的顶表面可因此高于、等高于或低于层间介电层96的顶表面。虚线106示意地绘示当栅极接触插塞104的顶表面不与层间介电层96的顶表面等高时，栅极接触插塞104的顶表面的位置。

请参考图23，层间介电层96和蚀刻停止层94被蚀刻以形成源极/漏极接触开口108。上述蚀刻操作是通过进行停止于蚀刻停止层94上的第一阶段蚀刻以及停止于源极/漏极接触插塞92和层间介电层68上的第二阶段蚀刻。开口108可具有宽度w1，宽度w1大于下方的源极/漏极接触插塞92的宽度w2。因此，源极/漏极接触插塞92的整个顶表面被用来接触上方的源极/漏极接触插塞114(图25)，因此源极/漏极接触插塞92和源极/漏极接触插塞114之间的接触阻抗减少。再者，宽度w1大于栅极接触插塞104的宽度w3，且宽度w1可为大于宽度w3约1.2倍。w1/w3比值也可为约1.2至2.0。

接着，沉积一或多个导电材料至开口108中，如图24所示。导电材料110/112与形成栅极接触插塞104的材料不同。因为开口108具有低深宽比，开口108的空隙填充是简单的，且导电材料110/112不必具有良好的空隙填充能力。然而，导电材料110/112的电阻率ρ2较佳为低的，以导通源极/漏极电流。电阻率ρ2低于栅极接触插塞104的电阻率ρ1。

根据形成导电材料110/112的一些实施例，先沉积毯覆阻障层110，接着沉积含金属材料112于毯覆阻障层110上方。阻障层110可由如氮化钛或氮化钽的金属氮化物形成。含金属材料112是由选自于钨、钌、钴、铜或上述的合金的材料所形成。形成含金属材料112的方法可选自于化学气相沉积、物理气相沉积或其类似制程。根据一些实施例，其中含金属材料112包含钴，导电材料102较佳不包括钨，且导电材料102可由均相氮化钛所形成。这是因为在如图25所示的后续的平坦化中，栅极接触插塞104也被平坦化，例如：使用化学机械研磨。用于钴的化学机械研磨的浆液可能造成钨(若使用于栅极接触插塞104中)的非预定的过度凹陷。

接着，请参考图25，进行如化学机械研磨或机械研磨的平坦化操作以移除过多的导电阻障层110和含金属材料112，以形成源极/漏极接触插塞114。个别的操作是绘示如图27的制程流程图的操作222。在本说明书中，源极/漏极接触插塞92和源极/漏极接触插塞114分别被视为下源极/漏极接触插塞和上源极/漏极接触插塞。鳍状场效晶体管120的制造遂完成。

在一些实施例中，其中栅极接触插塞104(图22)被凹陷，如虚线106所示，阻障层110的一部分被填入接触插塞104的凹陷中。含金属材料112可或可不填入接触插塞104的凹陷中，其中阻障层110(有或无含金属材料112)被留下来做为鳍状场效晶体管120的一部分。

在接续的操作中，形成内连结构。例如：如图26所示，形成蚀刻停止层122和金属间介电层(inter-metaldielectric；imd)124。金属间介电层124可由低介电常数材料形成。金属线126和金属线130可形成于金属间介电层124中，且金属线126和金属线130分别透过接触窗128和接触窗132，连接至源极/漏极接触插塞114和栅极接触插塞104。

本揭露的实施例具有一些有利的特征。栅极接触插塞(104)可具有高于源极/漏极接触插塞(114)的深宽比，因此在进行栅极接触插塞92的空隙填充时难以避免空洞。据此，栅极接触插塞使用具有良好空隙填充能力的材料来形成。然而，栅极接触插塞的电阻率并非十分限制，因为栅极接触插塞是用以施加电压而非用来导通电流。相反地，源极/漏极接触插塞较佳为低电阻率，因为其是用以导通电流。然而，源极/漏极接触插塞的空隙填充能力不需十分要求，因为根据本揭露的一些实施例的源极/漏极接触插塞具有低深宽比。据此，具有低电阻率值的材料被选用来形成源极/漏极接触插塞，但源极/漏极接触插塞的材料的孔隙填充能力并不十分受限。根据本揭露的一些实施例，栅极接触插塞和源极/漏极接触插塞是在不同的制程中形成，且是使用不同的材料来形成，以达到其不同的需求。

根据本揭露的一些实施例，方法包括形成晶体管，其包含形成源极/漏极区于虚拟栅极堆叠的一侧，形成第一层间介电层覆盖源极/漏极区，以及以取代栅极堆叠取代虚拟栅极堆叠。上述方法还包括形成第二层间介电层于第一层间介电层以及取代栅极堆叠上方，以及形成下源极/漏极接触插塞，所述下源极/漏极接触插塞电性耦合至源极/漏极区。下源极/漏极接触插塞穿过第一层间介电层和第二层间介电层。第三层间介电层形成于第二层间介电层上方。栅极接触插塞形成于第二层间介电层和第三层间介电层中。上源极/漏极接触插塞被形成以重叠并接触下源极/漏极接触插塞。上源极/漏极接触插塞穿过第三层间介电层。上源极/漏极接触插塞和栅极接触插塞是由不同材料所形成。

依据本揭露的一实施例，所述栅极接触插塞的深宽比大于上源极/漏极接触插塞的深宽比，且所述栅极接触插塞具有高于上源极/漏极接触插塞的电阻率。

依据本揭露的一实施例，所述上源极/漏极接触插塞及该极接触插塞是通过分开的制程所形成。

依据本揭露的一实施例，所述栅极接触插塞的整体是由沉积均相材料所形成，上源极/漏极接触插塞是通过沉积复合结构所形成，且复合结构包含下层和位于下层上方的上层。

依据本揭露的一实施例，所述栅极接触插塞的整体是由金属氮化物形成。

依据本揭露的一实施例，所述栅极接触插塞的整体是由氮化钛形成。

依据本揭露的一实施例，所述以取代栅极堆叠取代虚拟栅极堆叠的操作包含移除虚拟栅极堆叠，以形成沟渠于第一层间介电层中；形成栅极间隙壁于沟渠中；以及，形成取代栅极堆叠于沟渠中。

依据本揭露的一实施例，所述形成下源极/漏极接触插塞的操作包含蚀刻第二层间介电层及第一层间介电层，以形成源极/漏极接触开口；形成接触间隙壁于源极/漏极开口中；以及，将金属材料填充至源极/漏极开口中，以形成下源极/漏极接触插塞。

依据本揭露的一实施例，所述形成接触间隙壁的操作包含形成高介电常数间隙壁。

根据本揭露的一些实施例，方法包括形成具有栅极堆叠以及位于栅极堆叠的一侧的源极/漏极区的晶体管，其中栅极堆叠位于第一层间介电层中；以及，形成下源极/漏极接触插塞，所述下源极/漏极接触插塞电性耦合至源极/漏极区。在第一制程操作中，栅极接触插塞被形成于栅极堆叠上方并接触栅极堆叠。在第二制程操作中，上源极/漏极接触插塞被形成以重叠并接触下源极/漏极接触插塞。蚀刻停止层是形成于上源极/漏极接触插塞和栅极接触插塞上方，并接触上源极/漏极接触插塞和栅极接触插塞。

依据本揭露的一实施例，上述制造方法还包含于上源极/漏极接触插塞和栅极接触插塞形成前，沉积第二层间介电层于第一层间介电层上方；以及，沉积第三层间介电层于第二层间介电层上方，其中下源极/漏极接触插塞穿过第一层间介电层和第二层间介电层，栅极接触插塞穿过第二层间介电层和第三层间介电层，且上源极/漏极接触插塞穿过第三层间介电层。

依据本揭露的一实施例，所述栅极接触插塞的深宽比大于上源极/漏极接触插塞的深宽比，且栅极接触插塞具有高于上源极/漏极接触插塞的电阻率。

依据本揭露的一实施例，所述栅极接触插塞的整体是由均相材料所形成，上源极/漏极接触插塞具有复合结构，且复合结构包含下层和位于下层上方的上层。

依据本揭露的一实施例，所述栅极接触插塞的整体是由金属氮化物形成。

依据本揭露的一实施例，所述形成下源极/漏极接触插塞的操作包含蚀刻第一层间介电层，以形成源极/漏极接触开口；形成接触间隙壁于源极/漏极接触开口；以及，以金属材料填充源极/漏极接触开口。

依据本揭露的一实施例，所述形成接触间隙壁的操作包含形成高介电常数间隙壁。

根据本揭露的一些实施例，装置包括第一层间介电层、于第一层间介电层中的栅极堆叠、于第一层间介电层上方的第二层间介电层、相邻于栅极堆叠的源极/漏极区域，以及位于源极/漏极区域上方并耦合至源极/漏极区域的下源极/漏极接触插塞。下源极/漏极接触插塞穿过第一层间介电层和第二层间介电层。上源极/漏极接触插塞位于下源极/漏极接触插塞上方并接触下源极/漏极接触插塞。栅极接触插塞位于栅极堆叠上方并接触栅极堆叠。上源极/漏极接触插塞以及栅极接触插塞是由不同材料所形成。

依据本揭露的一实施例，所述上源极/漏极接触插塞以及栅极接触插塞具有不同的电阻值。

依据本揭露的一实施例，所述栅极接触插塞的整体是由均相材料所形成。

依据本揭露的上述实施例，所述具有多个接触插塞的装置还包含环绕下源极/漏极接触插塞的介电接触间隙壁。

前述内容概述多个实施例的特征，以使于本技术领域具有通常知识者可进一步了解本揭露的态样。本技术领域具通常知识者应可轻易利用本揭露作为基础，设计或润饰其他制程及结构，借以执行此处所描述的实施例的相同的目的及/或达到相同的优点。本技术领域具有通常知识者亦应可了解，上述相等的结构并未脱离本揭露的精神和范围，且在不脱离本揭露的精神及范围下，其可经润饰、取代或替换。