半导体组件的制作方法与流程

本发明涉及一种半导体组件的制作方法，特别涉及一种半导体组件的封装制作方法。

背景技术：

随着科技发展，电子产品成为生活中不可或缺的产品，其中半导体组件为电子产品的关键组件之一。一般而言，半导体组件需要经过封装制程才能应用在各式电子产品中，例如手机、计算机、数码相机、穿戴式装置等。然而，传统半导体组件的封装结构会因封装材料内部的应力问题，导致封装结构容易发生翘曲，因此，传统电子组件的封装方法仍有待进一步改善。

技术实现要素：

本发明提供一种半导体组件的制作方法，包括：提供一基板，在基板上形成一牺牲层；在牺牲层上设置多个第一芯片；形成一第一介电层，且第一介电层包围所述多个第一芯片；在该第一介电层中形成多个沟槽；以及在沟槽中形成一第二介电层。其中第一介电层的上表面与第二介电层的上表面位于同一平面。

本发明还提供一种半导体组件的制作方法，包括：提供一基板；在基板上形成一牺牲层；在牺牲层上形成一树脂层；在牺牲层上设置多个第一芯片；以及形成具有多个沟槽的一第一介电层，且第一介电层包围所述多个第一芯片。

其中第一介电层的上表面与树脂层的上表面位于同一平面。

本发明还又提供一种半导体组件的制作方法，包括：提供一基板；在该基板上形成一牺牲层；在牺牲层上设置多个第一芯片；形成具有多个沟槽的一第一介电层，且第一介电层包围所述多个第一芯片；以及在沟槽中的至少一个内形成一第二介电层。其中第一介电层的上表面与第二介电层的上表面位于同一平面。

附图说明

图1到图5为本发明半导体组件制作方法的第一实施例制程示意图。

图6为本发明变化实施例的第一介电层与第二介电层的局部放大示意图。

图7为本发明半导体组件制作方法的第二实施例制程示意图。

图8至图9为本发明半导体组件制作方法的第三实施例制程示意图。

图10为本发明半导体组件制作方法的第三实施例的第一变化实施例制程示意图。

图11到图13为本发明半导体组件制作方法的第四实施例制程示意图。

图14到图17为本发明半导体组件制作方法的第五实施例制程示意图。

图18到图20为本发明半导体组件制作方法的第六实施例制程示意图。

图21为本发明半导体组件制作方法的第六实施例的变化实施例俯视示意图。

图22为本发明半导体组件制作方法的第一实施例流程图。

图23为本发明半导体组件制作方法的第二实施例流程图。

图24为本发明半导体组件制作方法的第五实施例流程图。

附图标记列表：100-基板；102-牺牲层；104、104'-第一芯片；104a、204a、104a'、204a'-接合垫；104b'、204b'-导线；108-沟槽；106-第一介电层；106a、110a、116a、120a、120a'-上表面；106b、110b-下表面；110-第二介电层；112、212-重分配层；114、214-焊球；116-树脂层；118-模具；118a-突起部分；120、220、120'、220'-封装结构；204、204'-第二芯片；206-封装材料；220a、220a'-下表面；300-堆叠式封装体；a-区域；dl-切割线；h1-第一高度；h2-第二高度；sp-间隔球；s10～s20、s40～s48、s60～s68-步骤。

具体实施方式

为使本领域技术人员能更进一步了解本发明，以下特列举本发明的实施例，并配合附图详细说明本发明的构成内容及所欲达成的功效。须注意的是，附图均为简化的示意图，因此，仅显示与本发明有关的组件与组合关系，以对本发明的基本架构或实施方法提供更清楚的描述，而实际的组件与布局可能更为复杂。另外，为了方便说明，本发明的各附图中所示的组件并非以实际实施的数目、形状、尺寸做等比例绘制，其详细的比例可依照设计的需求进行调整。

再者，当在本说明书中使用术语“包括”和/或“具有”时，其指定了所述特征、区域、步骤、操作和/或组件的存在，但并不排除一个或多个其他特征、区域、步骤、操作、组件和/或其组合的存在或增加。当一个组件(或其变型，例如层或区域)被称为“在另一组件(或其变型)上”或“延伸到另一组件上”时，它可以直接在另一组件上或直接延伸到另一组件上，或者两者之间还可以存在插入的组件。另一方面，当称一组件“直接在另一组件(或其变型)上”或者“直接延伸到另一组件上”时，两者间不存在插入组件。并且，当一组件被称作“耦接”到另一组件(或其变型)时，它可以直接连接到另一组件或通过一或多个组件间接地连接(例如，电性连接)到另一组件。

须知悉的是，以下所举的数个实施例可以在不脱离本发明的精神下，将数个实施例中的特征进行替换、重组、混合以完成其他实施例。

请参考图1到图5，图1到图5为本发明半导体组件制作方法的第一实施例制程示意图。本发明半导体组件的制作方法介绍如下，如图1所示，首先提供一基板100，接着在基板100表面上形成一牺牲层102，其中基板100举例为透明刚性基板(例如但不限于玻璃)或其他可作为载板的基板(例如但不限于软性载板)。然后，在牺牲层102上设置多个第一芯片104，其中第一芯片104表面可包含多个接合垫104a，位于第一芯片104相反于牺牲层102的一侧。设置完第一芯片104之后，在牺牲层102上形成一第一介电层106，其中第一介电层106包围第一芯片104，且第一介电层106可覆盖第一芯片104的上表面。第一介电层106可为任何常用的封装材料，例如(但不限于)环氧树脂。

请参考图2，接着移除部分第一介电层106，例如但不限于进行一研磨(grind)制程，以使第一介电层106的上表面106a平坦且大体上与第一芯片104的接合垫104a上表面位于同一平面，并暴露出第一芯片104的接合垫104a。在本发明中，同一平面的意思是，第一芯片104的接合垫104a的上表面与第一介电层106的上表面106a到平行接合垫104a上表面之一参考面的距离大致相同。然后，于第一介电层106中形成多个沟槽108，其中沟槽108举例但不限于设在相邻的第一芯片104之间。本实施例中的沟槽108没有贯穿第一介电层106，但在其他实施例中，沟槽108可依需要具有不同的深度，例如可以贯穿第一介电层106。沟槽108的深度将在下文中介绍。沟槽108的形成方式举例为轮刀切割、电浆切割或激光切割，但不以此为限。制作完沟槽108后，在沟槽108中形成第二介电层110，例如以点胶、喷涂、网印等方式在沟槽108中填入第二介电层110，但第二介电层110的形成方式不以上述为限。第二介电层110可为任何常用的介电材料或封装材料，且第二介电层110的材料可相同或不同于第一介电层106。举例而言，本实施例的第二介电层110使用与第一介电层106具有不同热膨胀系数(coefficientoftemperatureexpansion,cte)的材料，其材料举例为聚亚酰胺(polyimide,pi)，也可为底部填充剂(underfill)、胶类(glue)材料或其他适合的材料，且本发明的第二介电层110的材料不以上述为限。

请参考图3，接着移除高于第一介电层106上表面的部分第二介电层110，以使第一介电层106的上表面106a与第二介电层110的上表面110a大体上位于同一平面，亦即第一介电层106的上表面106a与第二介电层110的上表面110a到平行于第一介电层106的上表面106a之一参考面的距离大致相同。移除部分第二介电层110的方法举例为进行一研磨制程，但不以此为限。请参考图4，在第一介电层106与第二介电层110上形成重分配层(redistributionlayer,rdl)112，其中重分配层112中的导线透过接合垫104a电连接到第一芯片104，且本发明的制作方法还可选择性地在重分配层112上形成多个焊球114，其中各焊球114可分别电连接到其中一个第一芯片104，例如焊球114可透过重分配层112并经由对应的第一芯片104的接合垫104a而电连接到第一芯片104内的电路。然而，在某些实施例中，也可以设计为并非每一个焊球114都与第一芯片104电连接。

接着请参考图5，进行一剥离制程，使第一芯片104自牺牲层102与基板100脱离。之后，进行切割制程，可沿着切割线dl使各第一芯片104互相分离，以完成包含有第一芯片104的半导体组件的封装结构120，切割后的封装结构120可保留或不保留第二介电层110。由于第一芯片104的接合垫104a位于第一芯片104相反于牺牲层102的一侧，因此封装结构120可视为接合垫朝上(faceup)式的封装结构。

如前所述，第一实施例中的沟槽108没有贯穿第一介电层106，因此填入沟槽108中的第二介电层110的厚度小于第一介电层106的厚度。然而，在变化实施例中，沟槽108可具有不同的深度。请参考图6，图6为第一介电层106、第二介电层110、牺牲层102与基板100的局部放大示意图，其对应于图3所示的区域a，且绘示出变化实施例中的第一介电层106与第二介电层110的相对高度。如图6中，第一介电层106具有第一高度h1、上表面106a与下表面106b，其中上表面106a与下表面106b相对，而第一高度h1的计算方式为上表面106a与下表面106b之间的距离；第二介电层110具有第二高度h2、上表面110a与下表面110b，其中上表面110a与下表面110b相对，而第二高度h2的计算方式为上表面110a与下表面110b之间的距离。如图6的(a)部分，沟槽108可贯穿第一介电层106并向下延伸，甚至贯穿牺牲层102而到达基板100的上表面，因此第一介电层106所具有的第一高度h1小于沟槽108中第二介电层110所具有的第二高度h2。在图6的(b)部分，沟槽108仅贯穿第一介电层106而没有延伸至牺牲层102，因此第一介电层106的第一高度h1大致等于沟槽108中第二介电层110的第二高度h2。在图6的(c)部分，沟槽108没有贯穿第一介电层106，例如但不以此为限，沟槽108的深度为第一高度h1的一半，因此第一介电层106的第一高度h1大于第二介电层110的第二高度h2，而第二高度h2对第一高度h1的比值(h2/h1)为0.5。由上述可知，本发明在形成沟槽108时，可以依需要而有不同的设计，使得第一介电层106与第二介电层110具有不同的相对高度。根据本发明，第二高度h2对第一高度h1的比值范围(h2/h1)为0.5至1.5。也就是说，本发明可以有连续的第一介电层106或不连续的第一介电层106。

本发明通过在第一介电层106中形成沟槽108，以及在沟槽108中形成第二介电层110，以调整封装结构120中介电材料的应力分布，例如通过设置沟槽108与第二介电层110，可以使介电层内的应力不连续，以避免封装结构120发生翘曲问题，例如因高温制程所导致的翘曲。

请参考图22，图22为本发明半导体组件制作方法的第一实施例流程图，由上述可知，本发明半导体组件的制作方法可包括以下步骤：

步骤s10：提供一基板；

步骤s12：在基板上形成一牺牲层；

步骤s14：在牺牲层上设置多个第一芯片；

步骤s16：形成第一介电层，且第一介电层包围第一芯片；

步骤s18：在第一介电层中形成多个沟槽；以及

步骤s20：在沟槽中形成第二介电层，第一介电层的上表面与第二介电层的上表面位于同一平面。换句话说，第一介电层的上表面与第二介电层的上表面到平行于第一介电层的上表面的一参考面的距离大致相同。

本发明半导体组件的制作方法还可包括形成电连接到第一芯片的重分配层，以及使第一芯片自牺牲层脱离，其中第一实施例是先形成重分配层再使第一芯片自牺牲层脱离。

本发明的半导体组件的制作方法并不以上述实施例为限。下文将继续揭示本发明之其它实施例或变化形，为了简化说明并突显各实施例或变化形之间的差异，下文中使用相同标号标注相同组件，并不再对重复部分作赘述。此外，本发明后续实施例中各膜层材料与厚度及制程步骤之条件皆可参考第一实施例，因此不再赘述。

请参考图7，图7为本发明半导体组件的制作方法的第二实施例的制程示意图。本实施例与第一实施例的不同处在于第一介电层与沟槽是通过模具所形成。根据本实施例，在将第一芯片104设置在牺牲层102上之后，还包括提供一模具118，且模具118包括多个突起部分118a，对应于预定形成沟槽的位置。接着，将基板100连同其上的第一芯片104置入模具118中，再将介电材料灌入模具118内，使其固化，即可形成具有多个沟槽108的第一介电层106。在形成具有多个沟槽108的第一介电层106后，可移除模具118，之后可再形成第二介电层110、重分配层112与焊球114，如同第一实施例，使第二介电层110与第一介电层106的上表面大体上位于同一平面，其中上述两者位于同一平面的意思是指第一介电层106的上表面与第二介电层110的上表面到平行于第一介电层106上表面的一参考面的距离大致相同。不再赘述。根据本实施例，以模具118直接形成具有沟槽108的第一介电层106的方法，可以取代第一实施例中形成第一介电层106、移除部分第一介电层106以及形成沟槽108的三个步骤(如图1至图2所示)，并且利用模具118使第一介电层106的上表面不高于第一芯片104的接合垫104a。此外，在本实施例的变化实施例中，也可先形成表面大致平坦的第一介电层106，再利用具有突起部分118a的模具118，对第一介电层106进行压印制程以形成沟槽108。

请参考图23，图23为本发明半导体组件的制作方法的第二实施例的流程图，由上述可知，本发明半导体组件的制作方法可包括以下步骤：

步骤s40：提供一基板；

步骤s42：在基板上形成一牺牲层；

步骤s44：在牺牲层上设置多个第一芯片；

步骤s46：形成具有多个沟槽的第一介电层，且第一介电层包围第一芯片；以及

步骤s48：在沟槽中形成第二介电层，其中第一介电层的上表面与第二介电层的上表面位于同一平面，其中上述两者位于同一平面的意思是指第一介电层上表面与第二介电层上表面到平行于第一介电层上表面的一参考面的距离大致相同。

请参考图8至图9，图8至图9为本发明半导体组件制作方法的第三实施例制程示意图，其中第三实施例进一步说明本发明应用在堆叠式封装体(packageonpackage,pop)中的制程。本发明第三实施例可接续第一实施例的图5，在制作完封装结构120后，另提供一封装结构220，其中封装结构220包括第二芯片204(具有接合垫204a)、封装材料206、重分配层212以及焊球214。本实施例的方法包括使封装结构220设置在封装结构120上，亦即在其中一个第一芯片104之上设置第二芯片204，并且在第一芯片104与第二芯片204之间设置多个间隔球sp，其中间隔球sp可以包含高分子材料，例如可以利用一般液晶显示面板中作为液晶间隙支撑物的间隔材料。如图8所示，可先于第一芯片104上设置多个粒径以及弹性系数不完全相同的间隔球sp，其中间隔球sp可经由喷洒(spray)、狭缝涂布(slit)或网印(print)制程而设置固定在第一芯片104上，亦即固定在封装结构120的上表面120a，但设置间隔球sp的方式不以上述为限。之后，如图9所示，再将封装结构220设置固定在封装结构120上，例如以焊球214、导电垫或凸块以使封装结构220中的第二芯片204电连接到封装结构120中的第一芯片104或某些焊球114，以形成堆叠式封装体300。

请参考图10，图10为本发明半导体组件制作方法的第三实施例的第一变化实施例制程示意图。本变化实施例与第三实施例的不同处在于先将具有不同粒径与弹性系数的间隔球sp固定在封装结构220的下表面220a(也就是重分配层212的下表面)，再将封装结构220固定于封装结构120上。

本发明的第三实施例及其变化实施例揭露了包含有半导体组件的堆叠式封装体的制作方法，在不同封装结构之间使用具有不同粒径与弹性系数的间隔球sp作为支撑材，通过间隔球sp的弹性特性以及多种粒径的设计，可以提供应力与厚度的缓冲，降低翘曲问题。相比于在不同封装结构间以涂布(spreading)或黏贴(pasting)方式填入一层胶材的方法，本发明间隔球sp的设计另提供了散热性佳的优点。

请参考图11到图13，图11到图13为本发明半导体组件制作方法的第四实施例制程示意图。本实施例与第一实施例的主要差异在于第一芯片104的设置方式。如图11所示，在制作牺牲层102于基板100上之后欲设置第一芯片104时，是使第一芯片104以接合垫104a朝下的方式设置在牺牲层102上，亦即使接合垫104a直接与牺牲层102表面相接触，因此封装结构可视为接合垫朝下(facedown)。然后再形成第一介电层106，使第一介电层106包围覆盖第一芯片104。

接着请参考图12，移除部分第一介电层106，使其上表面106a大体上与第一芯片104的上表面齐平，然后类似第一实施例，在第一介电层106中形成多个沟槽108，再于沟槽108中形成第二介电层110，并使第二介电层110的上表面110a和第一介电层106的上表面106a位于同一平面，其中上述两者位于同一平面的意思是指第一介电层106的上表面106a与第二介电层110的上表面110a到平行于第一介电层106的上表面106a的一参考面的距离大致相同。然后使第一芯片104自牺牲层102与基板100脱离，暴露出各第一芯片104的接合垫104a。在变化实施例中，也可如前述的第二实施例，利用模具118形成第一介电层104与沟槽108。

请参考图13，使第一芯片104自牺牲层102与基板100脱离后，在第一芯片104具有接合垫104a的一侧形成重分配层112，重分配层112中的导线可通过接合垫104a而电连接到第一芯片104中的电路。接着，于重分配层112表面形成多个焊球114，且多个焊球114电连接到第一芯片104，然后可沿着切割线dl进行切割制程，以完成封装结构120的制作。本实施例以不同方向设置第一芯片104的方法也可应用在本发明的其他实施例或变化实施例中，不再赘述。需注意的是，由于设置第一芯片104时，是使接合垫104a面对牺牲层102而设置，因此本发明是先使第一芯片104自牺牲层102脱离，才将重分配层112制作在暴露的接合垫104a表面。由上述可知，本实施例半导体组件的制作方法的流程可参考图22，不再赘述。

请参考图14到图17，图14到图17为本发明半导体组件制作方法的第五实施例制程示意图。请参考图14与图15，其中图14为俯视示意图，而图15为对应图14的局部剖面示意图。根据本实施例，首先提供基板100，然后在基板100上形成牺牲层102，再于牺牲层102上形成图案化的树脂层116，其中树脂层116包含网格状图案，其在牺牲层102上具有多个容置凹槽(cavity)122。然后，如图16所示，在容置凹槽122中设置第一芯片104，例如各第一芯片104分别设置在容置凹槽122的其中一个内。本实施例是以接合垫104a朝上设置为例，在变化实施例中，第一芯片104也可以接合垫104a朝下的方式设置。在设置完第一芯片104后，于容置凹槽122中填入介电材料(亦即第一介电层106的材料)。

请参考图17，接着移除容置凹槽122外的上述介电材料，所形成的第一介电层106的上表面106a大体上与树脂层116的上表面116a齐平，也就是使第一介电层106的上表面106a与树脂层116的上表面116a大体上位于同一平面或共平面，其中上述两者位于同一平面的意思是指第一介电层106的上表面106a与树脂层116的上表面116a到平行于第一介电层106上表面106a的一参考面的距离大致相同。由于在第一介电层106中设置有树脂层116，因此也可视为第一介电层106中具有沟槽108。然后，本实施例在第一介电层106上形成重分配层112以及焊球114，并使第一芯片104自牺牲层102与基板100脱离，其中焊球114透过重分配层112电连接到对应的第一芯片104，而本实施例的重分配层112是在第一芯片104自牺牲层102与基板100脱离之前所制作。在变化实施例中，当第一芯片104的接合垫104a被牺牲层102覆盖时，也可先使第一芯片104自牺牲层102与基板100脱离，暴露出接合垫104a以后，再制作重分配层112。在制作完重分配层112以及焊球114后，可沿着切割线dl进行切割制程，得到封装结构120。

请参考图24，图24为本发明半导体组件的制作方法的第五实施例的流程图。由上述可知，本发明第五实施的半导体组件的制作方法可包括以下步骤：

步骤s60：提供一基板；

步骤s62：在基板上形成一牺牲层；

步骤s64：在牺牲层上形成一树脂层；

步骤s66：在牺牲层上设置多个第一芯片；以及

步骤s68：形成具有多个沟槽的第一介电层，且第一介电层包围第一芯片，其中第一介电层的上表面与树脂层的上表面位于同一平面，其中上述两者位于同一平面的意思是指第一介电层的上表面与树脂层的上表面到平行于第一介电层的上表面的一参考面的距离大致相同。

请参考图18到图20，图18到图20为本发明半导体组件制作方法的第六实施例制程示意图，其中图18是接续第五实施例的图16的制程。本实施例与第五实施例的差异主要是在制程中会移除树脂层116。如图16与图18，根据本实施例，在树脂层116的容置凹槽122中设置第一芯片104以及填入第一介电层106后，移除部分第一介电层106，使第一介电层106的上表面与树脂层116的上表面大致共平面(位于同一平面)，其中上述两者共平面或位于同一平面的意思是指第一介电层106的上表面与树脂层116的上表面到平行于第一介电层106的上表面的一参考面的距离大致相同。然后，移除至少一部份的树脂层116，在第一介电层106中形成沟槽108。本时实施例是以将树脂层116完全移除为例，但在其他实施例中，可仅移除部分树脂层116。

接着如图19所示，利用类似第一实施例中图2至图3的方式，在沟槽108中形成第二介电层110，并且使第二介电层110的上表面110a与第一介电层106的上表面106a位于同一平面，其中上述两者位于同一平面的意思是指第一介电层106的上表面106a与第二介电层110的上表面110a到平行于第一介电层106的上表面106a的一参考面的距离大致相同。所形成的第二介电层110的俯视图如图20所示，其具有类似图14中的树脂层116的网格状图案。接着，制作重分配层112与焊球114，使第一芯片104自牺牲层102与基板100脱离，再进行切割制程，制作成半导体组件的封装结构，不再赘述。本实施例的半导体组件的制作方法的流程可参考图23，不再赘述。

请参考图21，图21为本发明半导体组件制作方法的第六实施例的变化实施例俯视示意图。本变化实施例与第六实施例的不同处在于，可仅移除部分树脂层116而留下另一部份的树脂层116，之后在移除树脂层116的沟槽108中填入第二介电层110。换句话说，第一介电层106的沟槽108的其中一部份内设置有第二介电层110，而第一介电层106的沟槽108的其中另一部份内设置有树脂层116。因此，在俯视图中，第一介电层106、第二介电层110与树脂层116会同时存在。当此三种材料层分别包括不同材料时，例如分别具有不同热膨胀系数时，可以依照产品需求而设计第一介电层106、第二介电层110与树脂层116的图案或设置位置，由此来改善封装结构的应力分布，进而改善翘曲问题。本实施例的半导体组件的制作方法的流程可参考图23，不再赘述。

本发明半导体组件的制作方法可应用在芯片先制作(chip-first)的制程中，在主要封装材料(前述的第一介电层)中设置沟槽与沟槽填充材料(前述的第二介电层或树脂层)。根据本发明所制作的半导体组件，由于在芯片表面可包括不连续的封装材料，例如同时包括第一介电层、沟槽、第二介电层及树脂层的其中两者，可以调整封装结构中介电材料的应力分布，例如使介电层内的应力不连续。再者，本发明通过选择不同材料的介电层，也可调整封装结构的应力分配。另一方面，在堆叠式封装体的应用中，本发明介绍了以不同粒径与弹性系数的间隔球作为不同芯片或封装结构之间的支撑，可以提供散热较佳的优点，也可以改善应力问题。因此，本发明所教导的半导体组件的制作方法能够改善半导体组件的翘曲问题。

以上所述仅为本发明的实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。