半导体装置结构的形成方法与流程

本发明实施例有关于半导体技术，且特别是有关于半导体装置结构的形成方法。

背景技术：

半导体集成电路(integratedcircuit，ic)工业已经历了快速成长。在集成电路材料和设计上的技术进步产生了数代集成电路，每一代都比前一代具有更小且更复杂的电路。然而，这些进步增加了加工与制造集成电路的复杂性。

在集成电路的发展史中，功能密度(即每一芯片区互连的装置数目)增加，同时几何尺寸(即制造过程中所产生的最小的元件(或线路))缩小。此元件尺寸微缩化的工艺一般来说具有增加生产效率与降低相关费用的益处。

然而，由于部件(feature)尺寸持续缩减，制造工艺持续变的更加难以实施。因此，形成越来越小的尺寸的可靠的半导体装置是个挑战。

技术实现要素：

在一些实施例中，提供半导体装置结构的形成方法，此方法包含在介电层上方形成第一掩模层，其中第一掩模层具有第一沟槽，且第一沟槽具有内壁和底表面；在第一沟槽中形成第二掩模层；移除覆盖底表面的第二掩模层，以在第二掩模层中形成第二沟槽，其中第二沟槽暴露出底表面且在介电层的第一部分上方，且留下的第二掩模层覆盖内壁；移除第一部分、第一掩模层和第二掩模层，以在介电层中形成第三沟槽；以及在第三沟槽中形成导电结构。

在一些其他实施例中，提供半导体装置结构的形成方法，此方法包含在介电层上方形成第一掩模层，其中第一掩模层具有第一沟槽和第二沟槽，且第一沟槽具有第一内壁和第一底表面；在第一内壁上方顺应性形成第二掩模层，其中第二掩模层具有在第一沟槽中的第三沟槽并暴露出第一底表面，第三沟槽比第二沟槽窄，且第三沟槽和第二沟槽分别在介电层的第一部分和第二部分上方；移除第一部分、第二部分、第一掩模层和第二掩模层，以在介电层中形成第四沟槽和第五沟槽，其中第四沟槽比第五沟槽窄；以及分别在第四沟槽和第五沟槽中形成第一导电结构和第二导电结构。

在一些其他实施例中，提供半导体装置结构的形成方法，此方法包含在介电层上方形成第一掩模层，其中第一掩模层具有第一沟槽和第二沟槽，且第一沟槽具有第一内壁和第一底表面；在第一掩模层的顶表面和第一内壁上方形成第二掩模层，其中在第一内壁上方的第二掩模层的厚度沿远离介电层的方向增加，第二掩模层具有在第一沟槽中的第三沟槽并暴露出第一底表面，且第三沟槽和第二沟槽分别在介电层的第一部分和第二部分上方；移除第一部分、第二部分、第一掩模层和第二掩模层，以在介电层中形成第四沟槽和第五沟槽，其中第四沟槽比第五沟槽窄；以及分别在第四沟槽和第五沟槽中形成第一导电结构和第二导电结构。

附图说明

根据以下的详细说明并配合附图可以更加理解本发明实施例。应注意的是，根据本产业的标准惯例，附图示中的各种部件并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。

图1a-1m为依据一些实施例的形成半导体装置结构的工艺的各种阶段的剖面示意图。

图2a-2c为依据一些实施例的形成半导体装置结构的工艺的各种阶段的剖面示意图。

图3a-3h为依据一些实施例的形成半导体装置结构的工艺的各种阶段的剖面示意图。

图4a-4f为依据一些实施例的形成半导体装置结构的工艺的各种阶段的剖面示意图。

其中，附图标记说明如下：

110半导体基底

110a、110b区域

120介电层

122、155、s1、s2、s3、s4、221顶表面

130、150、220、310掩模层

140硬掩模层

151、152、153、154、182、212、222、224、226、228、312、314、316、318、r1、r2、r3、r4沟槽

160、190下层

170、200中间层

180、210上层

222a、224a、226a、228a、n1、n2、n3、n4内壁

229侧壁

230光阻层

240阻障层

250导电材料层

b1、b2、b3、b4底表面

d1、d2距离

l1、l2、l3、l4导电结构

m1、m2图案化的掩模结构

t1、t2、t3、t4、t4’、t5、t6、t7、t8、t9、t10厚度

v1方向

w1、w2、w3、w4、w5、w6、w7、w8、w9、w10、w11、w12、w13、w14宽度

具体实施方式

要了解的是以下的揭露内容提供许多不同的实施例或范例，以实施提供的主体的不同部件。以下叙述各个构件及其排列方式的特定范例，以求简化揭露内容的说明。当然，这些仅为范例并非用以限定本发明。例如，以下的揭露内容叙述了将一第一部件形成于一第二部件之上或上方，即表示其包含了所形成的上述第一部件与上述第二部件是直接接触的实施例，亦包含了尚可将附加的部件形成于上述第一部件与上述第二部件之间，而使上述第一部件与上述第二部件可能未直接接触的实施例。此外，揭露内容中不同范例可能使用重复的参考符号及/或用字。这些重复符号或用字是为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。

再者，为了方便描述附图中一元件或部件与另一(复数)元件或(复数)部件的关系，可使用空间相关用语，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及类似的用语。除了附图所绘示的方位之外，空间相关用语也涵盖装置在使用或操作中的不同方位。所述装置也可被另外定位(例如，旋转90度或者位于其他方位)，并对应地解读所使用的空间相关用语的描述。应当理解的是，可提供额外的操作于本发明实施例的方法之前、本发明实施例的方法中和本发明实施例的方法之后，且在本发明实施例的方法的其他实施例中，可取代或消除所述的一些操作。

图1a-1m为依据一些实施例的形成半导体装置结构的工艺的各种阶段的剖面示意图。如图1a所示，提供半导体基底110。在一些实施例中，半导体基底110为块材(bulk)半导体基底，例如半导体晶片。举例来说，半导体基底110为硅晶片。

半导体基底110可包含硅或其他元素半导体材料(例如锗)。在一些其他实施例中，半导体基底110包含化合物半导体。化合物半导体可包含硅锗、砷化镓、碳化硅、砷化铟、磷化铟、其他合适的化合物半导体或前述的组合。

在一些实施例中，半导体基底110包含绝缘层上覆半导体(semiconductor-on-insulator，soi)基底。绝缘层上覆半导体基底可透过使用晶片接合工艺、硅膜转移工艺、植氧分离(separationbyimplantationofoxygen，simos)工艺、其他可应用的方法或前述的组合制造。

在一些实施例中，各种装置元件形成于半导体基底110中及/或半导体基底110上方。为了简单和清楚起见，这些装置元件未显示于附图中。这些装置元件的范例包含晶体管、二极管、其他合适的元件或前述组合。

举例来说，晶体管可为金属氧化物半导体场效晶体管(metaloxidesemiconductorfieldeffecttransistors，mosfet)、互补式金属氧化物半导体(complementarymetaloxidesemiconductor，cmos)晶体管、双极性接面晶体管(bipolarjunctiontransistors，bjt)、高压晶体管、高频晶体管、p型通道场效晶体管及/或n型通道场效晶体管(p-channel/n-channelfieldeffecttransistors，pfets/nfets)等。进行各种工艺(例如前段产线(front-end-of-line，feol)半导体制造过程)来形成各种装置元件。前段产线半导体制造过程可包含沉积、蚀刻、布植、光刻、退火、平坦化、一个或多个其他可应用的工艺或前述组合。

在一些实施例中，隔离部件(未显示)形成于半导体基底110中。使用隔离部件以定义主动区并电性隔离在主动区中形成于半导体基底110中及/或半导体基底110上方的各种装置元件。在一些实施例中，隔离部件包含浅沟槽隔离(shallowtrenchisolation，sti)部件、硅局部氧化(localoxidationofsilicon，locos)部件、其他合适的隔离部件或前述组合。

在一些实施例中，互连结构(未显示)形成于区域110a和110b中的半导体基底110上方。区域110a和110b可被视为窄的线宽区域和宽的线宽区域，但是本发明实施例不限于此。

互连结构包含多个介电层，这些介电层含有层间介电(interlayerdielectric，ild)层和一个或多个金属层间介电(inter-metaldielectric，imd)层。互连结构也可包含形成于层间介电层和金属层间介电层中的多个导电部件。导电部件可包含导线、导通孔及/或导电接点。进行各种工艺(例如后段产线(back-end-of-line，beol)半导体制造过程)以形成互连结构。

各种装置元件透过半导体基底110上方的互连结构互连，以形成集成电路装置。集成电路装置包含逻辑设备、内存装置(例如静态随机存取内存(staticrandomaccessmemories，srams))、射频(radiofrequency，rf)装置、输入/输出(input/output，i/o)装置、系统单芯片(system-on-chip，soc)装置、影像感测装置、其他可应用类型的装置或前述组合。

如图1a所示，介电层120沉积于区域110a和110b中的半导体基底110上方。介电层120可作为互连结构的层间介电层或金属层间介电层。介电层120覆盖形成于半导体基底110中及/或半导体基底110上方的装置元件。虽然图1a显示介电层120为单一层，但是本发明实施例不限于此。在一些其他实施例中，介电层120为包含介电子层(未显示)的多层结构。

在一些实施例中，介电层120由绝缘材料制成或包含绝缘材料，绝缘材料例如氧化硅、氮氧化硅、低介电常数(low-k)材料、极低介电常数(extremelow-k，elk)材料、硼硅玻璃(borosilicateglass，bsg)、磷硅玻璃(phosphoricsilicateglass，psg)、硼磷硅玻璃(borophosphosilicateglass，bpsg)、氟硅玻璃(fluorinatedsilicateglass，fsg)、一个或多个其他合适的材料或前述组合。在一些实施例中，介电层120透过使用化学气相沉积(chemicalvapordeposition，cvd)工艺、原子层沉积(atomiclayerdeposition，ald)工艺、旋涂工艺、喷涂工艺、一个或多个其他可应用的工艺或前述组合沉积。

低介电常数材料或极低介电常数材料可具有比二氧化硅更小的介电常数。举例来说，低介电常数材料可具有介电常数在约1.5至约3.5之间的范围中。极低介电常数材料可具有介电常数小于约2.5或在约1.5至约2.5之间的范围中。随着半导体装置的密度增加以及电路元件的尺寸变小，阻容(resistancecapacitance，rc)延迟时间越来越主宰电路效能。因此，使用低介电常数材料或极低介电常数材料作为介电层120有助于降低阻容延迟。

可使用各式各样的低介电常数材料或极低介电常数材料形成介电层120。在一些实施例中，介电层120由多孔介电材料、有机聚合物、有机硅玻璃、siof系列材料、氢化硅倍半氧烷(hydrogensilsesquioxane，hsq)材料、甲基硅倍半氧烷(methylsilsesquioxane，msq)系列材料、掺杂碳的氧化硅、非晶氟化碳、聚对二甲苯、苯环丁烯(benzocyclobutenes，bcb)、聚四氟乙烯(polytetrafluoroethylene，ptfe)(铁氟龙)、碳氧化硅聚合物(sioc)、多孔有机系列材料、旋涂无机介电质、旋涂有机介电材料、一个或多个其他合适的材料或前述组合制成，或包含前述材料。

多个导电部件(未显示)形成于区域110a和110b中的介电层120中。导电部件可电性连接至形成于半导体基底110上的栅极结构或功率元件或形成于半导体基底110中的掺杂区。在区域110a中的导电部件可电性连接至栅极结构和掺杂区，而区域110b中的导电部件可电性连接至功率元件。

导电部件可包含导线、导通孔、导电接点或前述组合。在一些实施例中，导电部件由导电材料制成，或包含导电材料，导电材料例如金属材料(例如铜、铝、钨、钛、钴、镍、金、铂或前述组合)。可使用包含沉积、蚀刻、平坦化或类似工艺的各种工艺以在介电层120中形成导电部件。

依据一些实施例，如图1a所示，掩模层130沉积于介电层120上方。依据一些实施例，掩模层130也被称为抗反射涂布(anti-reflectivecoating，arc)层。掩模层130可吸收光，进而在后续光刻工艺期间将反射量最小化，因此改善光刻工艺的分辨率。在一些实施例中，掩模层130由sion、sicn、sin、hfo、al2o3、ta2o5、zro、一个或多个其他合适的材料或前述组合制成，或包含前述材料。

在一些实施例中，掩模层130为无氮抗反射涂布(nitrogen-freeanti-reflectivecoating，nfarc)层。透过保持介电层120与掩模层130之间的界面不含氮，很少或没有氮扩散进入介电层120中，以防止污染。掩模层130透过使用喷涂工艺、旋涂工艺、化学气相沉积工艺、原子层沉积工艺、一个或多个其他可应用的工艺或前述组合沉积。

如图1a所示，硬掩模层140沉积于掩模层130上方。硬掩模层140由氮化钛(tin)、sion、一个或多个其他合适的材料或前述组合制成，或包含前述材料。在一些其他实施例中，硬掩模层140为多层结构，例如氧化物-氮化物-氧化物(oxide-nitride-oxide，ono)层。硬掩模层140透过使用物理气相沉积(physicalvapordeposition，pvd)工艺(例如射频物理气相沉积(radio-frequencypvd，rfpvd)工艺)、化学气相沉积工艺、原子层沉积工艺、一个或多个其他可应用的工艺或前述组合沉积。

依据一些实施例，如图1a所示，掩模层150沉积于硬掩模层140上方。依据一些实施例，掩模层150也被称为抗反射涂布(arc)层。掩模层150由抗反射材料(例如sion、sicn、sin、hfo、al2o3、ta2o5、zro)、一个或多个其他合适的材料或前述组合制成，或包含前述材料。

在一些实施例中，掩模层150和掩模层130由相同材料制成或包含相同材料。在一些实施例中，介电层120和掩模层150由不同材料制成。在一些实施例中，硬掩模层140和掩模层150由不同材料制成。

在一些实施例中，掩模层150为无氮抗反射涂布(nfarc)层。掩模层150透过使用喷涂工艺、旋涂工艺、化学气相沉积工艺、原子层沉积工艺、一个或多个其他可应用的工艺或前述组合沉积。

之后，依据一些实施例，如图1b所示，图案化的掩模结构m1形成于掩模层150上方。依据一些实施例，图案化的掩模结构m1为多层掩模结构。依据一些实施例，图案化的掩模结构m1包含下层160、中间层170和上层180。

依据一些实施例，如图1b所示，下层160、中间层170和上层180依序地沉积于掩模层150上方。在一些实施例中，下层160由聚合物材料制成或包含聚合物材料。在一些实施例中，中间层170由含硅材料制成或包含含硅材料，例如含硅聚合物材料。在一些实施例中，上层180由光阻材料制成或包含光阻材料。在一些实施例中，下层160、中间层170和上层180透过使用物理气相沉积工艺、化学气相沉积工艺、旋涂工艺、其他可应用的工艺或前述组合沉积。

依据一些实施例，将上层180图案化以在上层180中形成沟槽182。沟槽182部分地暴露出中间层170。上层180透过光刻工艺图案化。之后，中间层170透过使用图案化的上层180作为蚀刻掩模图案化或蚀刻。因此，沟槽182转移至中间层170(未显示)。

图案化的上层180可在中间层170的图案化期间移除。相似地，下层160接着透过使用图案化的中间层170作为蚀刻掩模图案化或蚀刻。因此，沟槽182转移至下层160(未显示)。图案化的中间层170可在下层160的图案化期间移除。

图案化的下层160后续用作蚀刻掩模来将掩模层150图案化。依据一些实施例，如图1c所示，掩模层150透过使用图案化的下层160作为蚀刻掩模图案化或蚀刻。因此，依据一些实施例，沟槽151和153形成于掩模层150中。依据一些实施例，沟槽151和153穿透掩模层150。依据一些实施例，沟槽151和153部分地暴露出其下的硬掩模层140。图案化的下层160可在掩模层150的图案化期间移除。

在一些实施例中，中间层170、下层160和掩模层150透过使用一个或多个蚀刻工艺依序地图案化。蚀刻工艺可为干蚀刻工艺、一个或多个其他可应用的工艺或前述组合。

之后，依据一些实施例，如图1d所示，图案化的掩模结构m2形成于掩模层150上方。依据一些实施例，图案化的掩模结构m2为多层掩模结构。依据一些实施例，图案化的掩模结构m2包含下层190、中间层200和上层210。

依据一些实施例，如图1d所示，下层190、中间层200和上层210依序地沉积于掩模层150上方。在一些实施例中，下层190由聚合物材料制成或包含聚合物材料。在一些实施例中，中间层200由含硅材料制成或包含含硅材料，例如含硅聚合物材料。在一些实施例中，上层210由光阻材料制成或包含光阻材料。在一些实施例中，下层190、中间层200和上层210透过使用物理气相沉积工艺、化学气相沉积工艺、旋涂工艺、其他可应用的工艺或前述组合沉积。

依据一些实施例，将上层210图案化以在上层210中形成沟槽212。沟槽212部分地暴露出中间层200。上层210透过光刻工艺图案化。

之后，中间层200透过使用图案化的上层210作为蚀刻掩模图案化或蚀刻。因此，沟槽212转移至中间层200(未显示)。图案化的上层210可在中间层200的图案化期间移除。相似地，下层190接着透过使用图案化的中间层200作为蚀刻掩模图案化或蚀刻。因此，沟槽212转移至下层190(未显示)。图案化的中间层200可在下层190的图案化期间移除。

图案化的下层190后续用作蚀刻掩模来将掩模层150图案化。依据一些实施例，如图1e所示，掩模层150透过使用图案化的下层190作为蚀刻掩模图案化或蚀刻。因此，沟槽152和154形成于掩模层150中。沟槽152和154穿透掩模层150。依据一些实施例，沟槽152和154部分地暴露出其下的硬掩模层140。图案化的下层190可在掩模层150的图案化期间移除。

在一些实施例中，中间层200、下层190和掩模层150透过使用一个或多个蚀刻工艺依序地图案化。蚀刻工艺可为干蚀刻工艺、一个或多个其他可应用的工艺或前述组合。

之后，依据一些实施例，如图1e所示，沟槽151、152、153和154分别具有宽度w1、w2、w3和w4。依据一些实施例，宽度w1、w2、w3和w4彼此大致相等。依据一些实施例，术语“大致相等”意味着“在10％内”。

举例来说，依据一些实施例，术语“大致相等”意味着宽度w1、w2、w3和w4之间的差异在沟槽151、152、153和154的平均宽度的10％内。依据一些实施例，沟槽151、152、153和154具有内壁n1、n2、n3和n4以及底表面b1、b2、b3和b4。

之后，依据一些实施例，如图1f所示，掩模层220沉积于掩模层150上方以及沟槽151、152、153和154中。依据一些实施例，掩模层220顺应性地覆盖掩模层150的顶表面155、内壁n1、n2、n3和n4以及底表面b1、b2、b3和b4。依据一些实施例，掩模层220直接接触硬掩模层140和掩模层150。

在一些实施例中，在顶表面155上方的掩模层220的第一厚度t1大于在内壁n1、n2、n3和n4上方的掩模层220的第二厚度t2。依据一些实施例，第二厚度t2大于在底表面b1、b2、b3和b4上方的掩模层220的第三厚度t3。

依据一些实施例，掩模层220也被称为抗反射涂布(arc)层。掩模层220由抗反射材料(例如sion、sicn、sin、hfo、al2o3、ta2o5、zro)、一个或多个其他合适的材料或前述组合制成，或包含前述材料。

在一些实施例中，掩模层220和掩模层150由相同材料制成或包含相同材料。在一些实施例中，掩模层220为无氮抗反射涂布(nfarc)层。掩模层220透过使用化学气相沉积工艺、原子层沉积工艺、一个或多个其他可应用的工艺或前述组合沉积。

依据一些实施例，如图1g所示，移除覆盖底表面b1、b2、b3和b4的掩模层220，以在掩模层220中形成沟槽222、224、226和228。依据一些实施例，沟槽222、224、226和228分别暴露出底表面b1、b2、b3和b4。

依据一些实施例，沟槽222和224分别具有宽度w5和w6。依据一些实施例，宽度w5和w6小于宽度w1、w2、w3和w4。依据一些实施例，在移除工艺之后，留下的掩模层220覆盖内壁n1、n2、n3和n4以及顶表面155。依据一些实施例，移除工艺包含干蚀刻工艺(例如非等向性蚀刻工艺)或湿蚀刻工艺。依据一些实施例，干蚀刻工艺包含电浆蚀刻工艺。

依据一些实施例，如图1h所示，光阻层230形成于区域110a中的掩模层220上方。依据一些实施例，光阻层230填充沟槽151和152。依据一些实施例，如图1i所示，移除区域110b中的掩模层220。依据一些实施例，移除工艺包含蚀刻工艺，例如干蚀刻工艺。

依据一些实施例，如图1j所示，移除光阻层230。依据一些实施例，掩模层220具有与区域110a与区域110b之间的边界对齐的侧壁229。在一些实施例中，在内壁n1上方的掩模层220的厚度t2与沟槽151的宽度w1的比值在约0.16至约0.4之间。在一些实施例中，沟槽222的宽度w5与沟槽151的宽度w1的比值在约0.16至约0.66之间。在一些实施例中，沟槽222与沟槽224之间的距离d1小于沟槽153与沟槽154之间的距离d2。

依据一些实施例，掩模层150和220用作后续工艺中形成导线的蚀刻掩模。虽然沟槽151、152、153和154的宽度w1、w2、w3和w4彼此大致相等，形成于沟槽151和152的内壁n1和n2上方的掩模层220具有比沟槽151、152、153和154更窄的沟槽222和224。因此，掩模层220的形成可透过使用掩模层220作为蚀刻掩模而使后续形成的导线变窄。

依据一些实施例，如图1k所示，移除在沟槽222、224、153和154下方的硬掩模层140、掩模层130和介电层120的部分，以形成在硬掩模层140、掩模层130和介电层120中的沟槽r1、r2、r3和r4。

依据一些实施例，沟槽r1、r2、r3和r4通过硬掩模层140和掩模层130并穿透进入介电层120。依据一些实施例，沟槽r1、r2、r3和r4分别具有宽度w7、w8、w9和w10。依据一些实施例，宽度w7或w8小于宽度w9或w10。

依据一些实施例，移除工艺包含使用掩模层150和220作为蚀刻掩模的蚀刻工艺。掩模层150和220可在移除工艺期间被消耗。在一些实施例中，硬掩模层140的上部在移除工艺期间被消耗。

由于在移除工艺期间掩模层220覆盖区域110a中的硬掩模层140，因此留在区域110a中的硬掩模层140比留在区域110b中的硬掩模层140更厚。也就是说，区域110a中的硬掩模层140的厚度t9比区域110b中的硬掩模层140的厚度t10更大。在一些实施例中，留在区域110a中的硬掩模层140也被称为厚的部分，而留在区域110b中的硬掩模层140也被称为薄的部分。在一些实施例中，厚的部分与薄的部分之间的边界与掩模层220的侧壁229(如图1j所示)大致对齐。

依据一些实施例，如图1l所示，阻障层240沉积于硬掩模层140、掩模层130和介电层120上方。阻障层240可在热工艺或热循环期间防止后续沉积的导电材料(其将在后面更详细地描述)的金属离子扩散进入介电层120。阻障层240也可被称为扩散阻障层。

在一些实施例中，阻障层240由耐火金属材料(例如钽(ta)、钛(ti)、氮化钽、氮化钛、一个或多个其他合适的材料或前述组合)制成，或包含前述材料。在一些实施例中，阻障层240透过使用物理气相沉积工艺、原子层沉积工艺、一个或多个其他可应用的工艺或前述组合沉积。在一些实施例中，顺应性地沉积阻障层240。

依据一些实施例，如图1l所示，导电材料层250形成于阻障层240上方。依据一些实施例，沟槽r1、r2、r3和r4填充导电材料层250和阻障层240。在一些实施例中，导电材料层250由金属材料(例如铜、铝、钨、钛、镍、金、铂、银、一个或多个其他合适的材料或前述组合)制成，或包含前述材料。

导电材料层250可为单一层或具有多个堆栈层。导电材料层250透过使用电镀工艺、物理气相沉积工艺、化学气相沉积工艺、无电电镀工艺、其他可应用的工艺或前述组合沉积。

依据一些实施例，如图1m所示，移除在沟槽r1、r2、r3和r4、硬掩模层140和掩模层130之外的导电材料层250和阻障层240。依据一些实施例，留在沟槽r1、r2、r3和r4中的导电材料层250和阻障层240分别在沟槽r1、r2、r3和r4中形成导电结构l1、l2、l3和l4。

依据一些实施例，导电结构l1、l2、l3和l4包含导线。依据一些实施例，导电结构l1、l2、l3和l4分别具有宽度(或线宽)w11、w12、w13和w14。由于宽度w7或w8小于宽度w9或w10(如图1k所示)，因此宽度w11或w12小于宽度w13或w14。依据一些实施例，宽度w11和w12彼此大致相等。依据一些实施例，宽度w13和w14彼此大致相等。

依据一些实施例，导电结构l1和l2位于区域110a中，而导电结构l3和l4位于区域110b中。依据一些实施例，导电结构l1与导电结构l2之间的距离d1小于导电结构l3与导电结构l4之间的距离d2。

区域110a和110b可分别被称为小间距区和大间距区。一个区域的间距(pitch)等于导电结构的其中一者的宽度与此区域中两相邻导电结构之间的间隔的总和。依据一些实施例，区域110a的间距等于宽度w11(或w12)与距离d1的总和。依据一些实施例，区域110b的间距等于宽度w13(或w14)与距离d2的总和。由于宽度w11(或w12)小于宽度w13(或w14)且距离d1小于距离d2，区域110a的间距小于区域110b的间距。

依据一些实施例，移除工艺包含平坦化工艺。因此，依据一些实施例，导电结构l1、l2、l3和l4的顶表面s1、s2、s3、s4和介电层120的顶表面122共平面。

图2a-2c为依据一些实施例的形成半导体装置结构的工艺的各种阶段的剖面示意图。依据一些实施例，图2a-2c的实施例相似于图1a-1m的实施例，除了图2a-2c的实施例先移除区域110b中的掩模层220(如图2b所示)，接着移除覆盖底表面b1和b2的掩模层220(如图2c所示)。

在图1f的步骤之后，依据一些实施例，如图2a所示，光阻层230形成于区域110a中的掩模层220上方。之后，依据一些实施例，如图2b所示，移除区域110b中的掩模层220。依据一些实施例，移除工艺包含使用光阻层230作为蚀刻掩模的蚀刻工艺。

依据一些实施例，如图2c所示，移除光阻层230。依据一些实施例，如图2c所示，移除覆盖底表面b1和b2的掩模层220，以形成掩模层220中的沟槽222和224。依据一些实施例，沟槽222和224分别暴露出底表面b1和b2。之后，依据一些实施例，进行图1k-1m的步骤以形成导电结构l1、l2、l3和l4(如图1m所示)。

图3a-3h为依据一些实施例的形成半导体装置结构的工艺的各种阶段的剖面示意图。在图1e的步骤之后，依据一些实施例，如图3a所示，掩模层310形成于掩模层150的顶表面155以及沟槽151、152、153和154的内壁n1、n2、n3和n4上方。

在一些实施例中，在内壁n1、n2、n3和n4上方的掩模层310的厚度t4沿着远离介电层120的方向v1增加。依据一些实施例，掩模层310分别在沟槽151、152、153和154中具有沟槽312、314、316和318。依据一些实施例，沟槽312、314、316和318分别暴露出沟槽151、152、153和154的底表面b1、b2、b3和b4。

依据一些实施例，覆盖顶表面155的掩模层310比覆盖沟槽151、152、153和154的内壁n1、n2、n3和n4的掩模层310更厚。也就是说，依据一些实施例，覆盖顶表面155的掩模层310的最大厚度t5大于在内壁n1、n2、n3和n4上方的掩模层310的最大厚度t4’。

依据一些实施例，掩模层310也被称为抗轰击(anti-bombardmentlayer)层。依据一些实施例，掩模层310用于在后续用来形成在介电层120中的沟槽的蚀刻工艺(例如干蚀刻工艺)期间维持其下方的掩模层150的高度较长时间。

依据一些实施例，掩模层310由抗轰击材料(例如氮化钛或氮化钽)制成。依据一些实施例，掩模层310透过使用化学气相沉积工艺或原子层沉积工艺形成。依据一些实施例，掩模层310在第一沉积压力下沉积。依据一些实施例，掩模层310以第一沉积功率沉积。

依据一些实施例，如图3b所示，掩模层220形成于掩模层310和透过沟槽151、152、153和154暴露的硬掩模层140上方。依据一些实施例，掩模层220覆盖沟槽151、152、153和154的内壁n1、n2、n3和n4以及底表面b1、b2、b3和b4。

依据一些实施例，掩模层220也被称为抗化学蚀刻保护层。依据一些实施例，掩模层220用以在后续用来形成在介电层120中的沟槽的蚀刻工艺(例如干蚀刻工艺)期间保护内壁n1、n2、n3和n4。依据一些实施例，掩模层220直接接触掩模层150和310以及硬掩模层140。

在一些实施例中，在顶表面155上方的掩模层220的第一厚度t6大于在内壁n1、n2、n3和n4上方的掩模层220的第二厚度t7。依据一些实施例，第二厚度t7大于在底表面b1、b2、b3和b4上方的掩模层220的第三厚度t8。

依据一些实施例，掩模层220和310由不同材料制成。依据一些实施例，掩模层220由抗化学蚀刻材料(例如氮化物材料(例如sion、sicn、sin)或低温氧化物材料(例如二氧化硅))制成，或包含前述材料。掩模层220透过使用化学气相沉积工艺、原子层沉积工艺、一个或多个其他可应用的工艺或前述组合沉积。

依据一些实施例，掩模层220在第二沉积压力下沉积。依据一些实施例，掩模层220以第二沉积功率沉积。假如沉积压力高且沉积功率低，沉积层倾向沉积于沟槽之外。假如沉积压力低且沉积功率大，沉积层倾向沉积于沟槽中。因此，依据一些实施例，第一沉积压力大于第二沉积压力。依据一些实施例，第一沉积功率小于第二沉积功率。

依据一些实施例，如图3c所示，移除底表面b1、b2、b3和b4上方的掩模层220。依据一些实施例，移除工艺形成掩模层220中的沟槽222、224、226和228。依据一些实施例，沟槽222、224、226和228分别位于沟槽312、314、316和318中。依据一些实施例，沟槽222、224、226和228分别暴露出底表面b1、b2、b3和b4。依据一些实施例，移除工艺包含蚀刻工艺(例如干蚀刻工艺或湿蚀刻工艺)。

依据一些实施例，如图3d所示，光阻层230形成于区域110a中的掩模层220上方。依据一些实施例，光阻层230填充沟槽151和152。依据一些实施例，如图3e所示，移除区域110b中的掩模层220和310。依据一些实施例，移除工艺包含蚀刻工艺(例如干蚀刻工艺)。

依据一些实施例，如图3f所示，移除光阻层230。在一些实施例中，沟槽222与沟槽224之间的距离d1小于沟槽153与沟槽154之间的距离d2。依据一些实施例，掩模层150、220和310用作在后续用来形成导线的工艺中的蚀刻掩模。

依据一些实施例，如图3g所示，移除在沟槽222、224、153和154下方的硬掩模层140、掩模层130和介电层120的部分，以形成在硬掩模层140、掩模层130和介电层120中的沟槽r1、r2、r3和r4。

依据一些实施例，沟槽r1、r2、r3和r4通过硬掩模层140和掩模层130并穿透进入介电层120。依据一些实施例，沟槽r1、r2、r3和r4分别具有宽度w7、w8、w9和w10。依据一些实施例，宽度w7或w8小于宽度w9或w10。

依据一些实施例，移除工艺包含使用掩模层150、220和310作为蚀刻掩模的蚀刻工艺。掩模层150、220和310可在移除工艺期间被消耗。在一些实施例中，硬掩模层140的上部在移除工艺期间被消耗。

依据一些实施例，如图3f和3g所示，由于掩模层(或抗轰击层)310覆盖掩模层150的顶表面155，因此掩模层150的高度在移除工艺期间维持较长时间。依据一些实施例，如图3f和3g所示，由于掩模层220由抗化学蚀刻材料制成，因此掩模层220的沟槽222和224的宽度w5和w6在移除工艺期间维持较长时间。因此，如图3f和3g所示，掩模层220和310的形成可改善沟槽r1和r2的良率。

依据一些实施例，如图3g所示，阻障层240沉积于硬掩模层140、掩模层130和介电层120上方。阻障层240可在热工艺或热循环期间防止后续沉积的导电材料(其将在后面更详细地描述)的金属离子扩散进入介电层120。阻障层240也可被称为扩散阻障层。

在一些实施例中，阻障层240由耐火金属材料(例如钽(ta)、钛(ti)、氮化钽、氮化钛、一个或多个其他合适的材料或前述组合)制成，或包含前述材料。在一些实施例中，阻障层240透过使用物理气相沉积工艺、原子层沉积工艺、一个或多个其他可应用的工艺或前述组合沉积。在一些实施例中，顺应性地沉积阻障层240。

依据一些实施例，如图3g所示，导电材料层250形成于阻障层240上方。依据一些实施例，沟槽r1、r2、r3和r4填充导电材料层250和阻障层240。

依据一些实施例，如图3h所示，移除在沟槽r1、r2、r3和r4、硬掩模层140和掩模层130之外的导电材料层250和阻障层240。依据一些实施例，留在沟槽r1、r2、r3和r4中的导电材料层250和阻障层240分别在沟槽r1、r2、r3和r4中形成导电结构l1、l2、l3和l4。

依据一些实施例，导电结构l1、l2、l3和l4包含导线。依据一些实施例，导电结构l1、l2、l3和l4分别具有宽度(或线宽)w11、w12、w13和w14。由于宽度w7或w8小于宽度w9或w10(如图3g所示)，因此宽度w11或w12小于宽度w13或w14。

依据一些实施例，导电结构l1和l2位于区域110a中，而导电结构l3和l4位于区域110b中。依据一些实施例，导电结构l1与导电结构l2之间的距离d1小于导电结构l3与导电结构l4之间的距离d2。

依据一些实施例，移除工艺包含平坦化工艺。因此，依据一些实施例，导电结构l1、l2、l3和l4的顶表面s1、s2、s3、s4和介电层120的顶表面122共平面。

图4a-4f为依据一些实施例的形成半导体装置结构的工艺的各种阶段的剖面示意图。在图1e的步骤之后，依据一些实施例，如图4a所示，掩模层220顺应性地形成于掩模层150的顶表面155、沟槽151、152、153和154的内壁n1、n2、n3和n4以及底表面b1、b2、b3和b4上方。依据一些实施例，掩模层220由抗化学蚀刻材料(例如氮化物材料(例如sion、sicn或sin)或低温氧化物材料(例如二氧化硅))制成，或包含前述材料。

依据一些实施例，如图4b所示，移除在底表面b1、b2、b3和b4上方的掩模层220。依据一些实施例，掩模层220具有沟槽222、224、226和228。依据一些实施例，如图4c所示，掩模层310形成于掩模层220上方。

依据一些实施例，掩模层310覆盖掩模层220的顶表面221和沟槽222、224、226和228的内壁222a、224a、226a和228a。在一些实施例中，在内壁222a、224a、226a和228a上方的掩模层310的厚度t4沿着远离介电层120的方向v1增加。依据一些实施例，掩模层310由抗轰击材料(例如氮化物材料(例如氮化钛或氮化钽))制成。依据一些实施例，掩模层220和310由不同材料制成。

依据一些实施例，如图4d所示，移除在区域110b中的掩模层220和310。依据一些实施例，如图4e所示，移除在沟槽222、224、153和154下方的硬掩模层140、掩模层130和介电层120的部分，以形成在硬掩模层140、掩模层130和介电层120中的沟槽r1、r2、r3和r4。

依据一些实施例，沟槽r1、r2、r3和r4通过硬掩模层140和掩模层130并穿透进入介电层120。依据一些实施例，移除工艺包含使用掩模层150、220和310作为蚀刻掩模的蚀刻工艺。掩模层150、220和310可在移除工艺期间被消耗。在一些实施例中，硬掩模层140的上部在移除工艺期间被消耗。

依据一些实施例，如图4d和4e所示，由于掩模层(或抗轰击层)310覆盖掩模层150的顶表面155，因此掩模层150的高度在移除工艺期间维持较长时间。依据一些实施例，如图4d和4e所示，由于掩模层220由抗化学蚀刻材料制成，因此掩模层220的沟槽222和224的宽度w5和w6在移除工艺期间维持较长时间。因此，如图4d和4e所示，掩模层220和310的形成可改善沟槽r1和r2的良率。

依据一些实施例，如图4e所示，阻障层240沉积于硬掩模层140、掩模层130和介电层120上方。依据一些实施例，如图4e所示，导电材料层250形成于阻障层240上方。

依据一些实施例，如图4f所示，移除在沟槽r1、r2、r3和r4、硬掩模层140和掩模层130之外的导电材料层250和阻障层240。依据一些实施例，留在沟槽r1、r2、r3和r4中的导电材料层250和阻障层240分别在沟槽r1、r2、r3和r4中形成导电结构l1、l2、l3和l4。

依据一些实施例，导电结构l1、l2、l3和l4包含导线。依据一些实施例，导电结构l1、l2、l3和l4分别具有宽度(或线宽)w11、w12、w13和w14。依据一些实施例，宽度w11或w12小于宽度w13或w14。依据一些实施例，导电结构l1与导电结构l2之间的距离d1小于导电结构l3与导电结构l4之间的距离d2。

依据一些实施例，移除工艺包含平坦化工艺。因此，依据一些实施例，导电结构l1、l2、l3和l4的顶表面s1、s2、s3、s4和介电层120的顶表面122共平面。

依据一些实施例，提供半导体装置结构的形成方法。这些(用于形成半导体装置结构的)方法包含：在介电层上方形成第一掩模层；在第一掩模层的第一沟槽的内壁上方顺应性地形成第二掩模层；以及通过第一沟槽移除介电层，以在介电层中形成第二沟槽。在内壁上方形成第二掩模层能使第二沟槽变窄。

依据一些实施例，提供半导体装置结构的形成方法，此方法包含在介电层上方形成第一掩模层。第一掩模层具有第一沟槽，第一沟槽具有内壁和底表面。此方法包含在第一沟槽中形成第二掩模层。此方法包含移除覆盖底表面的第二掩模层，以在第二掩模层中形成第二沟槽。第二沟槽暴露出底表面且在介电层的第一部分上方。留下的第二掩模层覆盖内壁。此方法包含移除第一部分、第一掩模层和第二掩模层，以在介电层中形成第三沟槽。此方法包含在第三沟槽中形成导电结构。

在一些其他实施例中，其中在第一沟槽中形成第二掩模层的步骤包括在内壁和底表面上方顺应性地沉积第二掩模层。

在一些其他实施例中，其中第二掩模层更顺应性地沉积于第一掩模层的顶表面上方。

在一些其他实施例中，其中在顶表面上方的第二掩模层的第一厚度大于在内壁上方的第二掩模层的第二厚度，且第二厚度大于在底表面上方的第二掩模层的第三厚度。

在一些其他实施例中，其中在形成导电结构之后，导电结构的第一顶表面与介电层的第二顶表面共平面。

在一些其他实施例中，其中第一掩模层和第二掩模层由相同材料制成。

在一些其他实施例中，其中介电层和第一掩模层由不同材料制成。

依据一些实施例，提供半导体装置结构的形成方法，此方法包含在介电层上方形成第一掩模层。第一掩模层具有第一沟槽和第二沟槽，且第一沟槽具有第一内壁和第一底表面。此方法包含在第一内壁上方顺应性形成第二掩模层。第二掩模层具有在第一沟槽中的第三沟槽并暴露出第一底表面，第三沟槽比第二沟槽窄，且第三沟槽和第二沟槽分别在介电层的第一部分和第二部分上方。此方法包含移除第一部分、第二部分、第一掩模层和第二掩模层，以在介电层中形成第四沟槽和第五沟槽。第四沟槽比第五沟槽窄。此方法包含分别在第四沟槽和第五沟槽中形成第一导电结构和第二导电结构。

在一些其他实施例中，上述方法更包含在形成第一掩模层之前，在介电层上方形成第三掩模层，其中第一掩模层形成于第三掩模层上，第二沟槽和第三沟槽分别暴露出第三掩模层的第三部分和第四部分；以及移除第一部分、第二部分、第一掩模层和第二掩模层的步骤更包含移除第三部分和第四部分。

在一些其他实施例中，其中形成第一导电结构和第二导电结构的步骤包含在移除第一部分、第二部分、第三部分、第四部分、第一掩模层和第二掩模层之后，在第三掩模层和介电层上方形成导电材料层，其中第四沟槽和第五沟槽填充导电材料层；以及移除在第四沟槽和第五沟槽以及第三掩模层之外的导电材料层。

在一些其他实施例中，其中移除在第四沟槽和第五沟槽以及第三掩模层之外的导电材料层的步骤包含进行平坦化工艺。

在一些其他实施例中，其中第三掩模层和第一掩模层由不同材料制成。

在一些其他实施例中，其中第三掩模层具有第五部分和第六部分，第五部分被第二掩模层覆盖，第六部分被第一掩模层覆盖且不被第二掩模层覆盖，且在移除第一部分、第二部分、第一掩模层和第二掩模层之后，第六部分比第五部分薄。

在一些其他实施例中，其中第一沟槽的第一宽度与第二沟槽的第二宽度大致相等。

依据一些实施例，提供半导体装置结构的形成方法，此方法包含在介电层上方形成第一掩模层。第一掩模层具有第一沟槽和第二沟槽，且第一沟槽具有第一内壁和第一底表面。此方法包含在第一掩模层的顶表面和第一内壁上方形成第二掩模层。在第一内壁上方的第二掩模层的厚度沿远离介电层的方向增加，第二掩模层具有在第一沟槽中的第三沟槽并暴露出第一底表面，且第三沟槽和第二沟槽分别在介电层的第一部分和第二部分上方。此方法包含移除第一部分、第二部分、第一掩模层和第二掩模层，以在介电层中形成第四沟槽和第五沟槽，第四沟槽比第五沟槽窄。此方法包含分别在第四沟槽和第五沟槽中形成第一导电结构和第二导电结构。

在一些其他实施例中，其中覆盖顶表面的第二掩模层比覆盖第一内壁的第二掩模层更厚。

在一些其他实施例中，上述方法更包含在第一掩模层的顶表面和第一内壁上方形成第二掩模层之后以及在移除第一部分、第二部分、第一掩模层和第二掩模层之前，在第二掩模层上方形成第三掩模层并覆盖第一内壁，以及移除第一部分、第二部分、第一掩模层和第二掩模层的步骤更包含移除第三掩模层。

在一些其他实施例中，其中第二掩模层和第三掩模层由不同材料制成。

在一些其他实施例中，上述方法更包含在第一掩模层的顶表面和第一内壁上方形成第二掩模层之前，在顶表面和第一内壁上方形成第三掩模层，第二掩模层形成于第三掩模层上方，以及移除第一部分、第二部分、第一掩模层和第二掩模层的步骤更包含移除第三掩模层。

在一些其他实施例中，其中第二掩模层和第三掩模层由不同材料制成。

前述内文概述了许多实施例的特征，使本领域普通技术人员可以从各个方面更佳地了解本发明实施例。本领域普通技术人员应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本领域普通技术人员也应了解这些相等的结构并未背离本发明的发明精神与范围。在不背离本发明的发明精神与范围的前提下，可对本发明进行各种改变、置换或修改。