本发明涉及一种半导体铜金属层测试结构，尤其涉及一种铜金属互连电迁移测试结构及其测试方法。
背景技术：
随着技术节点的发展，电迁移已经成为集成电路中金属互连重要的可靠性关注热点，在典型的电迁移评估中，有两种结构，包括如图1的测试电子下行情况(downstream)与如图2的测试电子上行情况(upstream)来评估电迁移的金属线或者通孔(via)的失效模式以及寿命的预测。从电迁移失效的角度来考虑，一般在测试电子上行情况(upstream)的测试结构中会出现被测金属线上孔洞(trenchvoid)以及通孔孔洞(viavoid)；在测试电子下行情况(downstream)的测试结构中一般出现通孔底部孔洞(voidbeneathvia)以及被测金属线上孔洞(trenchvoid)，所有的孔洞(void)几乎很少形成于阳极。
但是随着技术节点发展，电迁移(em，electromigration)的失效是否与之前保持一致不得而知。随着尺寸的减小，越来越薄的阻挡层(barrier)以及更好的铜(cu)填充，来降低电路的电阻，从而提高电路的性能。但是阻挡层(barrier)的变薄，会引起较高的电迁移风险，同样也会引起测试电子下行情况(downstream)以及测试电子上行情况(upstream)的测试结构的失效机理的不同。如图6所示，上端开通孔工艺(upperviaopenprocess)由于使用了湿的化学试剂对于铜与阻挡层的相接界面处(cu/barrierinterface)会产生一定的破坏(damage)，从而使得金属线边缘的cu原子在电子风的作用下更容易发生扩散，使得em的测试结构更容易发生破坏，而这种状况与工艺也是一致的。所以，通常使用的emupstream结构具有一定的局限性。
技术实现要素：
本发明为解决现有技术中的上述问题提出了一种能更为精确的估算到金属线实际使用寿命的铜金属互连电迁移测试结构及其测试方法。
首先本发明提供了一种铜金属互连电迁移测试结构。
为实现上述目的，本发明采用以下技术方案：
一种铜金属互连电迁移测试结构，包括
一金属线，水平设置，包括；
多个上层金属层，水平设置于所述金属线的上层；
多个下层金属层，水平设置于所述金属线的下层；
多个上层金属层连接通孔，分别连接所述上层金属层和金属线；
多个下层金属层连接通孔，分别连接所述下层金属层和金属线；
多个连接线，分别一端连接所述上层金属层或下层金属层；
多个金属板，分别设置至少两个金属板连接于同一连接线的另一端。
为了进一步优化上述技术方案，本发明所采取的技术措施为：
优选的，所述上层金属层同水平面设置两个，彼此间相对所述金属线的中线对称设置。
更优选的，所述下层金属层同水平面设置两个，彼此间相对所述金属线的中线对称设置。
更优选的，所述金属板在同一连接线上并排设置多个。
更优选的，所述金属线设置为铜双大马士革结构。
更优选的，所述金属线从上到下依次设置有第一low-k材质层、硅碳氮层、铜金属层、阻挡层、第二low-k材质层。
更优选的，所述阻挡层为钽与氮化钽材质。
更优选的，所述铜金属层设置在阻挡层和硅碳氮层围合而成的腔体内。
更优选的，所述阻挡层设置在第二low-k材质层和硅碳氮层围合而成的腔体内。
其次本发明提供了一种铜金属互连电迁移测试结构的测试方法。
为实现上述目的，本发明采用以下技术方案：
一种铜金属互连电迁移测试结构的测试方法，包括如下步骤：
s1选择同一组相同材质和设置的多个铜金属互连电迁移测试结构作为测试样品；
s2选择其中一个铜金属互连电迁移测试结构的两个不同的连接线一和连接线二；
s3连接线一上设置的金属板一和金属板二串联；连接线二上设置的金属板三和金属板四串联；
s4在连接线一和连接线二相对更远端的金属板二和金属板四之间加电流应力；
s5在连接线一和连接线二相对更近端的金属板一和金属板三之间量测两端电压；
s6根据电流和电压计算出金属线阻值；
s7持续记录电流和电压，并实时计算出阻值变化，达到10％的电阻偏移后，记录电迁移失效时间；
s8根据电迁移失效时间计算活化能因子；
s9根据布拉克方程计算出样品的工作失效时间；
s10对本组所有的铜金属互连电迁移测试结构的测试样品进行s2-s9的测试步骤；
s11对所有的测试样品的工作失效时间取对数正态分布，推算出累积失效率为0.1％时，工作条件下所述金属线的寿命；
s12选择另一对不同的连接线并对所有样品进行s10-s11的测试步骤；
s13根据得到的所有的多个不同电流路径的所述金属线的寿命的测试数据，对所述金属线的抗电迁移性能进行评估。
本发明采用上述技术方案，与现有技术相比，具有如下技术效果：
根据本发明的铜金属互连电迁移测试结构的测试结果设计出较符合工艺制程的测试结构，很好地监控金属线上端开通孔工艺(upperviaopenprocess)对于后段金属互连结构的影响，从而改善阻挡层(barrier)或者后段铜(cu)金属互连工艺，降低产品量产的风险。这种测试结构的设计更能真实的模拟电路结构，能更好地监测工艺制程对后段金属互连结构寿命的影响，从而更早地发现工艺制程中的问题，达到及时改善工艺的目的。
本发明从新的电迁移的失效机理角度出发，对于金属线上端开通孔工艺(vialandingonmetaledge)对于通孔落在金属线边缘工艺对铜与阻挡层界面之间(cu/barrier)造成的破坏(damage)而引起的铜(cu)原子在电子风的作用形成的较快的扩散路径，这样的一个过程进行有效的监控，有效改善工艺过程中出现的阻挡层(barrier)过薄引起的易发生电迁移的问题以及阻挡层(barrier)过厚造成的整个芯片的后段电路的阻值较高，芯片性能下降的问题。
而且尺寸的进一步的缩小对于整个金属线的失效时间的影响因素增多，在原有的测试结构，如只有测试电子下行情况(downstream)或测试电子上行情况(upstream)的测试方法中，只能分析一部分的情况，无法从总体上更精确的得到整个金属线的测试结果。而且在进一步缩小了金属线的参数后，还会有其他的影响因素，在现有的实验条件下，因为工艺的限制，很难得到理想的金属线，而现有的测试手段并不能很精确的得到整条金属线的使用寿命，因此需要进行实际金属线的测试，本发明能直接得到更为精确的实际使用时的金属线的失效时间数据，与测试部分参数后按理论值估算出的失效时间相比，更为精确。
附图说明
图1为现有的测试电子下行情况的测试结构图；
图2为现有的测试电子上行情况的测试结构图；
图3为本发明的一种优选实施例的铜金属互连电迁移测试结构的局部图；
图4为本发明的一种优选实施例的铜金属互连电迁移测试结构的整体图；
图5为本发明的一种优选实施例的金属线的剖视图；
图6为本发明的一种优选实施例的金属线的剖视图；
图7为本发明的一种优选实施例的铜金属互连电迁移测试结构的整体图；
图8为本发明的一种优选实施例的一种铜金属互连电迁移测试结构的测试方法的流程图；
具体的附图标记为：
1金属线；2上层金属层；3下层金属层；4上层金属层连接通孔；5下层金属层连接通孔；6连接线；7金属板；11第一low-k材质层；12硅碳氮层；13铜金属层；14阻挡层；15第二low-k材质层；61连接线一；62连接线二；71金属板一；72金属板二；73金属板三；74金属板四；75金属板五；76金属板六；77金属板七；78金属板八。
具体实施方式
本发明提供了一种铜金属互连电迁移测试结构及其测试方法。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
如图3和图4所示，一种铜金属互连电迁移测试结构，包括
一金属线1，水平设置；
多个上层金属层2，间隔水平设置于所述金属线1的上层；
多个下层金属层3，间隔水平设置于所述金属线1的下层；
多个上层金属层连接通孔4，分别单个竖直向连接所述上层金属层2和金属线1；
多个下层金属层连接通孔5，分别单个竖直向连接所述下层金属层3和金属线1；
多个连接线6，分别一端连接所述上层金属层2或下层金属层3；
多个金属板7，分别设置至少两个金属板7连接于同一连接线6的另一端。
优选的，所述上层金属层2水平设置于金属线1的正上方平行位置；优选的，所述下层金属层3水平设置于金属线1的正下方平行位置；更优选的，上层金属层2和下层金属层3相对于金属线1对称设置；
所述上层金属层连接通孔4竖直向的连接上层金属层2的下表面和金属线1的上表面；所述下层金属层连接通孔5竖直向的连接下层金属层3的上表面和金属线1的下表面；更优选的，所述上层金属层连接通孔4和下层金属层连接通孔5相对金属线1对称设置；
所述连接线6连接所述上层金属层2与多个金属板7；连接线6连接所述下层金属层3与多个金属板7；每个上层金属层2或下层金属层3上设置多个金属板7以便于进行多次的测试；
进一步的，在一种较佳的实施例中，所述上层金属层2同水平面设置两个，彼此间相对所述金属线1的中线对称设置。所述上层金属层2对称设置两个，所述上层金属层连接通孔4也相对于金属线1的中线对称设置；优选的，所述上层金属层连接通孔4不连接于金属线1的端点处，连接处距离金属线1的端点处有一定距离；更优选的，所述上层金属层连接通孔4与上层金属层2的一侧端点处连接；这样更有利于测试金属线上端开通孔工艺对于金属线1的破坏程度。
再进一步的，在一种较佳的实施例中，所述下层金属层3同水平面设置两个，彼此间相对所述金属线1的中线对称设置。所述下层金属层3对称设置两个，所述下层金属层连接通孔5也相对于金属线1的中线对称设置；优选的，所述下层金属层连接通孔5不连接于金属线1的端点处，连接处距离金属线1的端点处有一定距离；更优选的，所述下层金属层连接通孔5与下层金属层3的一侧端点处连接；这样更有利于测试金属线上端开通孔工艺对于金属线1的破坏程度。
更进一步的，在一种较佳的实施例中，所述金属板7在同一连接线6上并排设置多个。优选的，多个所述金属板7串联连接于同一连接线6上。串联多个金属板7的目的是为了方便重复测试时使用。
更进一步的，在一种较佳的实施例中，所述金属线1设置为铜双大马士革结构。
如图5和图6所示，在一种较佳的实施例中，所述金属线1从上到下依次设置有第一low-k材质层11、硅碳氮层12、铜金属层13、阻挡层14、第二low-k材质层15。
更进一步的，在一种较佳的实施例中，所述阻挡层14为钽与氮化钽材质(ta/tan)。
更进一步的，在一种较佳的实施例中，所述铜金属层13设置在阻挡层14和硅碳氮层12围合而成的腔体内。
更进一步的，在一种较佳的实施例中，所述阻挡层14设置在第二low-k材质层15和硅碳氮层12围合而成的腔体内。
所述第一low-k材质层11和硅碳氮层12为水平向的分界面；第一low-k材质层11位于硅碳氮层12上，硅碳氮层12作为顶面和第二ow-k材质层15围合成了一个四边的空腔，其中三条边均为第二low-k材质层15；贴合第二low-k材质层15的内侧面形成了阻挡层14，阻挡层14的上表面与硅碳氮层12下表面相接形成内腔，内腔内由铜金属层13构成。
如图7和图8所示，本发明还提供一种利用上述铜金属互连电迁移测试结构的测试方法，包括如下步骤：
s1选择同一组相同材质和设置的多个铜金属互连电迁移测试结构作为测试样品；所述多个铜金属互连电迁移测试结构在结构和材质上要保持一致，使后续测试数据更准确；
s2选择其中一个铜金属互连电迁移测试结构的两个不同的连接线一61和连接线二62；
s3连接线一61上设置的金属板一71和金属板二72串联；连接线二62上设置的金属板三73和金属板四74串联；此步骤为铜金属互连电迁移测试结构原本连接结构，此处是为了说明其连接关系；
s4在连接线一61相对更远端的金属板二72和连接线二62相对更远端的金属板四74之间加电流应力；在连接线一61和连接线二62之间加电流，使金属板二72和金属板四74之间有电流流通；
s5在连接线一61相对更近端的金属板一71和连接线二62相对更近端的金属板三73之间量测两端电压；在金属板一71和金属板三73之间检测电压值，以估算出金属板一71和金属板三73之间的电压值；
s6根据电流和电压计算出金属线1的阻值；由于电流值在整个电路中的值是相对稳定的，因此根据金属板二72和金属板四74之间的电流值可以得到流经金属板一71和金属板三73之间的电流值，再以金属板一71和金属板三73之间的电压值计算出金属线1的阻值；
s7持续记录电流和电压，并实时计算出阻值变化，达到10％的电阻偏移后，记录电迁移失效时间；此处的记录电迁移失效时间是指记录10％的电阻偏移时间；
s8根据电迁移失效时间计算活化能因子；
s9根据布拉克方程计算出样品的工作失效时间；
s10对本组所有的铜金属互连电迁移测试结构的测试样品进行s2-s9的测试步骤；
s11对所有的测试样品的工作失效时间取对数正态分布，推算出累积失效率为0.1％时，工作条件下所述金属线1的寿命；
s12选择另一对不同的连接线6并对所有样品进行s10-s11的测试步骤；
s13根据得到的所有的多个不同电流路径的所述金属线1的寿命的测试数据，对所述金属线1的抗电迁移性能进行评估。
本发明的铜金属互连电迁移测试结构的测试方法具体为：
如图，为本发明的金属线的基本测试示意图，所有金属层使用先进的铜双大马士革工艺，金属线的金属宽度为0.04um，金属线宽度为200um。金属板二72，金属板六76，金属板四74，金属板八78加电流密度应力(stress)，金属板一71，金属板五75，金属板三73，金属板七77用来量测电阻。根据电流的路径，大致分为四部分：金属板二72→金属板六76，金属板八78→金属板六76，金属板二72→金属板四74，金属板八78→金属板四74；
以金属板八78→金属板六76电流路径为例，金属板六76与金属板八78加电流应力，金属板五75与金属板七77之间量测两端电压；
每小组测试条件15个样品容量(samplesize)，在同一测试(stress)温度300℃，不同的电流密度应力(stress)下(eg：2.22ma/cm2，3.46ma/cm2，5.43ma/cm2)量测被测金属线金属线1的阻值；达到一定的电阻变化的电阻偏移(rshift)10％之后，分别记录电迁移失效时间ta，tb，tc；计算活化能因子ea(即每种加速条件取对数正态分布，求对应的t50(即平均失效时间，再画出ln(t50)与电流密度lnj的图，求斜率slope即为n)；
每小组测试条件15个样品容量(samplesize)，在同一电流密度应力(3.21ma/cm2)，加不同的测试(stress)温度(275℃，300℃，325℃)，量测经过被测金属线金属线1的阻值，达到一定的rshift10％之后，分别读取被测金属线失效的时间td，te，tf，计算这一电流密度下的活化能加速因子；
(上述电流密度加速因子以及活化能因子ea的收取，ea收取一次即可)
根据blackequation(布拉克方程)：timetofailue(ttf)＝a*j^(-n)*exp(ea/kt)，其中j、t分别为该应力条件下的电流密度和温度，a为常数，n、ea为电流密度加速因子和活化能因子。将样品加速条件下的寿命，推导到工作条件下的jop以及top，算出所有样品的工作失效时间，再取对数正态分布(lognormal)，对15个样品所对应的寿命(lifetime)取对数为横坐标，以及累积分布失效率为纵坐标，推算出累积失效率为0.1％时，工作条件(top，jop为正常工作条件下的温度以及电流密度)下的寿命。得到ea和n的参数后，借助以下公式就可以算出正常工作使用的寿命(lifetime):
lifetime＝t0.1×aft×afj
其中aft是温度加速因子，afj是电流加速因子，t0.1是一组样品累积失效率0.1％的失效时间。以下为各自的计算公式：
aft＝exp[ea/(1/ktop-1/ktstr)]
afj＝(jstr/jop)n
t0.1＝(normsinv(0.1％)-intercept)/slope
intercept指正常工作条件下对数正态分布的截距，slope指对数正态分布的斜率
其中jstr，tstr为加速测试条件下的电流密度和温度；jop，top为正常工作时的电流密度和温度。所述测试方法为jedec国际标准的jedec63的标准测试方法。
以此类推，可以得到被测金属线的四个不同电流路径下的被测金属线的寿命(lifetime)，对金属线1的抗电迁移性能进行评估。
如果所得结果小于10年，说明所测金属线1结构很容易发生铜的扩散，从而造成失效。通过对测试结构进行失效物性分析，看是否是由于上层孔开孔工艺(upperviaopenprocess)造成的铜原子的快速扩散。若成立，可以通过调控阻挡层钽与氮化钽(barrierta/tan)的厚度，从而实现芯片良好的性能的同时，防止铜原子的扩散。
在本说明书的描述中，参考术语“一个较佳的实施例”、“一些实施例”、“实施例”、“具体实施例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上对本发明的具体实施例进行了详细描述，但其只是作为范例，本发明并不限制于以上描述的具体实施例。对于本领域技术人员而言，任何对本发明进行的等同修改和替代也都在本发明的范畴之中。因此，在不脱离本发明的精神和范围下所作的均等变换和修改，都应涵盖在本发明的范围内。