电源管理芯片及其形成方法与流程

本发明涉及电子技术领域，尤其涉及一种电源管理芯片及其形成方法。

背景技术

电源管理芯片通常包含ac-dc或dc-dc，其中，尤其以高压转低压尤为常见，例如电源适配器，手机充电器，汽车大灯照明等应用。市电或者高压电源输入，通过电源管理芯片将高压转换为低压，作为后级的应用供电。

现有电源管理芯片常见的是由两个芯片构成，一个芯片是由高压器件(如mos或jfet)构成，一个芯片是低压逻辑控制模块芯片。芯片中的高压器件承载着输入保护，避免市电或者高压输入时，因为电压太高导致烧毁逻辑控制芯片的作用。

逻辑控制模块芯片通常采用低电压供电的工艺制作，这样可以降低功耗，并提高反应速度，而且低电压供电器件尺寸小可以缩小整体芯片面积。

虽然，电源管理芯片也有由单芯片构成的结构，例如采用超高压bcd工艺制作而成(从而实现单芯片集成高压器件跟低压逻辑模块)，但是，这样的芯片结构导致相应的工艺特殊，成本高，而且工艺复杂，所有器件参数均为定制，需要单独重新设计才能使用，周期长。

技术实现要素：

本发明解决的问题是提供一种电源管理芯片及其形成方法，以更好地实现语音的传送和交互过程。

为解决上述问题，本发明提供了一种电源管理芯片，包括：位于半导体衬底的低压逻辑控制电路；采用低压工艺制作于所述半导体衬底的高压jfet，所述高压jfet包括：位于所述半导体衬底的深n阱区；位于所述深n阱区中的内部p阱区，所述内部p阱区上表面与所述深n阱区上表面齐平，所述内部p阱区的底面和侧面被所述深n阱区包围；所述内部p阱区具有栅极重掺杂区，所述深n阱区具有源极重掺杂区和漏极重掺杂区，所述栅极重掺杂区位于所述源极重掺杂区和所述漏极重掺杂区之间；所述内部p阱区到所述漏极重掺杂区的剖面距离为20μm～30μm。

可选的，所述高压jfet的俯视形状为跑道形，所述漏极重掺杂区位于所述跑道形内部，在俯视平面上所述漏极重掺杂区呈跑道环形，所述漏极重掺杂区的两个直边之间的平面距离在69μm以上；在俯视平面上，所述漏极重掺杂区包围的所述深n阱区上方具有焊垫。

可选的，所述深n阱区的深度范围为6μm±10％；所述内部p阱区的深度范围为2μm±10％；所述深n阱区的杂质注入剂量为4.5e12atom/cm²±10％；所述内部p阱区的杂质注入剂量为8.0e12atom/cm²±10％。

可选的，所述半导体衬底上还具有位于所述深n阱区外的外部p阱区，所述外部p阱区具有p型重掺杂区，所述p型重掺杂区到所述深n阱区之间的剖面距离为3μm±10％；所述源极重掺杂区到所述深n阱区外边缘的剖面距离为3μm±10％；所述源极重掺杂区的剖面宽度为4μm±10％；所述源极重掺杂区到所述栅极重掺杂区的剖面距离为3μm±10％；所述栅极重掺杂区到所述内部p阱区两侧的剖面距离为3μm±10％。

可选的，所述栅极重掺杂区和所述漏极重掺杂区之间的所述半导体衬底表面具有场氧化层；所述栅极重掺杂区上方连接有第一导电插塞，所述第一导电插塞上方连接有第一金属场板结构，所述第一金属场板结构位于所述场氧化层正上方的宽度为7μm±10％；所述漏极重掺杂区上方连接有第二导电插塞，所述第二导电插塞上方连接有第二金属场板结构，所述第二金属场板结构位于所述场氧化层正上方的宽度为5μm±10％。

为解决上述问题，本发明还提供了一种电源管理芯片的形成方法，包括：在半导体衬底形成低压逻辑控制电路；采用低压工艺制作位于所述半导体衬底的高压jfet，所述高压jfet的制作过程包括：在所述半导体衬底形成深n阱区；在所述深n阱区中形成内部p阱区，所述内部p阱区上表面与所述深n阱区上表面齐平，所述内部p阱区的底面和侧面被所述深n阱区包围；在所述内部p阱区形成栅极重掺杂区，在所述深n阱区形成源极重掺杂区和漏极重掺杂区，所述栅极重掺杂区形成在所述源极重掺杂区和所述漏极重掺杂区之间；将所述内部p阱区到所述漏极重掺杂区的剖面距离控制为20μm～30μm。

可选的，将所述高压jfet的俯视形状制作为跑道形，将所述漏极重掺杂区形成在所述跑道形内部，在俯视平面上将所述漏极重掺杂区设计为跑道环形，控制所述漏极重掺杂区的两个直边之间的平面距离在69μm以上；在俯视平面上，在所述漏极重掺杂区包围的所述深n阱区上方形成焊垫。

可选的，所述深n阱区的深度范围为6μm±10％；所述内部p阱区的深度范围为2μm±10％；对所述深n阱区进行杂质注入的注入剂量为4.5e12atom/cm²±10％；对所述内部p阱区进行杂质注入的注入剂量为8.0e12atom/cm²±10％。

可选的，在所述半导体衬底上还形成位于所述深n阱区外的外部p阱区，在所述外部p阱区形成p型重掺杂区，将所述p型重掺杂区到所述深n阱区之间的剖面距离控制为3μm±10％；将所述源极重掺杂区到所述深n阱区外边缘的剖面距离控制为3μm±10％；将所述源极重掺杂区的剖面宽度控制为4μm±10％；将所述源极重掺杂区到所述栅极重掺杂区的剖面距离控制为3μm±10％；将所述栅极重掺杂区到所述内部p阱区两侧的剖面距离控制为3μm±10％。

可选的，在所述栅极重掺杂区和所述漏极重掺杂区之间的所述半导体衬底表面形成场氧化层；在所述栅极重掺杂区上方连接第一导电插塞，在所述第一导电插塞上方连接第一金属场板结构，控制所述第一金属场板结构位于所述场氧化层正上方的宽度为7μm±10％；在所述漏极重掺杂区上方连接第二导电插塞，在所述第二导电插塞上方连接第二金属场板结构，控制所述第二金属场板结构位于所述场氧化层正上方的宽度为5μm±10％。

本发明技术方案的其中一个方面中，整个芯片的器件设计基于低压逻辑模块使用的常规工艺，即，高压jfet可以采用低压逻辑模块使用的常规工艺形成，因此，电源管理芯片不增加新层次，不改变低压器件参数。同时，所设计的高压jfet耐压范围可以达到250v～350v，高压jfet通过相应的连接，使电源管理芯片能够将高压转换为低压进行供电。整个电源管理芯片兼容原低压工艺，原器件参数不变，所以，可以缩短设计周期，提高成功率。

附图说明

图1是本发明实施例提供的电源管理芯片电路示意图；

图2是图1所示电源管理芯片中高压jfet的部分剖面示意图；

图3是图1所示电源管理芯片中高压jfet的俯视示意图；

图4至图9是本发明实施例提供的电源管理芯片的形成方法各步骤对应的相应结构(高压jfet)剖面示意图。

具体实施方式

现有电源管理芯片或者是需要不同芯片结构组成，或者是需要同时采用高压工艺和低压工艺，制作成本高，周期长。

为此，本发明提供一种新的电源管理芯片及其制作方法，以解决上述存在的不足。

为更加清楚的表示，下面结合附图对本发明做详细的说明。

本发明实施例提供一种电源管理芯片。

图1显示了本实施例所提供电源管理芯片的电路示意图(虚线框所包围的部分)，电源管理芯片10包括低压逻辑控制电路11和高压jfet12。

本实施例中，低压逻辑控制电路11(在半导体衬底上，这部分电路所在区域为低压控制逻辑区域)和高压jfet12均制作于同一半导体衬底，也就是说，电源管理芯片10包括位于半导体衬底的低压逻辑控制电路11和高压jfet12，其中，高压jfet12是采用低压工艺制作于半导体衬底的。

请参考图2，图2示出了电源管理芯片10中，高压jfet12的剖面结构(局部剖面结构)。

如图2所示，本实施例所提供的电源管理芯片10中，高压jfet12包括：位于半导体衬底的深n阱区111。位于深n阱区111中的内部p阱区121，内部p阱区121上表面与深n阱区111上表面齐平(但后续工艺，使内部p阱区121上表面与深n阱区111上表面均形成了相应的场氧化层140)，内部p阱区121的底面和侧面被深n阱区111包围。内部p阱区121具有栅极重掺杂区122，深n阱区111具有源极重掺杂区112和漏极重掺杂区113，栅极重掺杂区122位于源极重掺杂区112和漏极重掺杂区113之间。

如图2和图3所示，内部p阱区121到漏极重掺杂区113的剖面距离d为20μm～30μm。

本实施例选择设置内部p阱区121到漏极重掺杂区113的剖面距离d为20μm～30μm。这是因为，剖面距离d影响高压jfet12的耐压性能，通过将剖面距离d设置为20μm～30μm，从而可以使高压jfet12的工作电压控制在250v～350v之间，此时可知，可以利用此高压jfet12，来使得电源管理芯片10能够实现电压的转换，即将高压(250v～350v)转换为低压(例如通常可以为几伏至二十几伏)，作为其它电路和应用的供电(例如本实施例中，为低压逻辑控制电路11供电)。

请参考图3，图3显示了高压jfet12的俯视示意图(图2为是图3中部分区域的剖面结构)，即设计版图。

由图3可知，本实施例中，设计高压jfet12的俯视形成为跑道形(跑道形指的是中间一个矩形加两边半圆或弓形的整体形状)，即高压jfet12的俯视形状为跑道形。

高压jfet12的跑道形中，直边部分的尺寸为距离w，距离w可以根据芯片电路不同的电流需求，选择不同的值。

由图3可知，本实施例中，漏极重掺杂区113位于跑道形内部，在俯视平面上漏极重掺杂区113呈跑道环形(跑道环形是一个较大跑道形去掉中间一个较小跑道形的剩余部分形状)。

本实施例中，在俯视平面上，漏极重掺杂区113包围的深n阱区111上方具有焊垫190(pad)。即图3还显示了高压jfet12上方具有焊垫190，这是因为，本实施例通过中心区域打线，从而连接外界连接线，打线时，需要利用焊垫190。

本实施例中，漏极重掺杂区113的两个直边(即跑道环形的两直边)之间的平面距离h在69μm以上。即图3中显示，漏极重掺杂区113的两个直道之间具有平面距离h，平面距离h是为了保证焊垫190的制作。由于焊垫190的最短边长度在65～80μm，因此，本实施例设置漏极重掺杂区113两个直边之间的平面距离h在69μm以上，例如具体可以为69μm～85μm。

本实施例中，焊垫190为正方形，其它实施例中，焊垫190也可以为圆形或者长方形等。需要说明的是，焊垫190到漏极重掺杂区113的俯视平面上，平面距离最小可以控制为2μm，这也是平面距离h设置在69μm以上的原因。

本实施例中，深n阱区111的深度范围可以为6μm±10％。

本实施例中，内部p阱区121的深度范围可以为2μm±10％。

本实施例中，深n阱区111的杂质注入剂量可以为4.5e12atom/cm²±10％。

本实施例中，内部p阱区121的杂质注入剂量可以为8.0e12atom/cm²±10％。

本实施例中，半导体衬底100上还具有位于深n阱区111外的外部p阱区131，外部p阱区131具有p型重掺杂区132，p型重掺杂区132到深n阱区111之间的剖面距离为3μm±10％。

需要说明的是，外部p阱区131由于是形成在p型半导体衬底100上的，因此，未形成pn结，在图中，未区别显示(未显示出其与半导体衬底100的边界)，但是，图中进行了标注，可以认为，外部p阱区131是位于半导体衬底100的被标注位置的区域及其附近。

本实施例中，源极重掺杂区112到深n阱区111外边缘的剖面距离为3μm±10％。

本实施例中，源极重掺杂区112的剖面宽度为4μm±10％。

本实施例中，源极重掺杂区112到栅极重掺杂区122的剖面距离为3μm±10％。

本实施例中，栅极重掺杂区122到内部p阱区121两侧的剖面距离为3μm±10％。

本实施例中，栅极重掺杂区122和漏极重掺杂区113之间的半导体衬底100表面具有场氧化层140。栅极重掺杂区122上方连接有第一导电插塞150(需要说明的是，第一导电插塞150是贯穿相应的相应层间介质层的，层间介质层未示出)，第一导电插塞150上方连接有第一金属场板结构170(场板通常指金属层超出相应有源区的距离)，第一金属场板结构170位于场氧化层140正上方的宽度s1为7μm±10％(第一金属场板结构170和场氧化层140之间为前述未示出的层间介质层)。

本实施例中，漏极重掺杂区113上方连接有第二导电插塞160，第二导电插塞160上方连接有第二金属场板结构180，第二金属场板结构180位于场氧化层140正上方的宽度s2为5μm±10％。

本实施例提供的电源管理芯片10中，整个芯片的器件设计基于低压逻辑模块(低压逻辑控制电路11)使用的常规工艺，即，由高压jfet12的结构可知，此高压jfet12可以采用低压逻辑模块使用的常规工艺形成，因此，电源管理芯片10不增加新层次，不改变低压器件参数。同时，所设计的高压jfet12耐压范围可以达到250v～350v，并且，由图1知道，高压jfet12的漏极端连接外界高压电源(通过图3所示焊垫190连接)，源极端则作为输出端供，可以为低压逻辑控制电路11供电，栅极端与内部集成电路(低压逻辑控制电路11)连接，控制高压jfet12的导通能力(即供电能力)。整个电源管理芯片10兼容原低压工艺，原器件参数不变，所以，可以缩短设计周期，提高成功率。

本发明实施例还提供一种电源管理芯片的形成方法，形成方法可以用于形成上述实施例所提供的电源管理芯片10，因此，可以结合参考前述实施例相应内容。

本实施例所提供的形成方法包括：在半导体衬底100形成低压逻辑控制电路。采用低压工艺制作位于半导体衬底的高压jfet。

形成高压jfet的制作过程可以结合参考图4至图8，并且，最终形成的高压jfet可以参考图2和图3。

请参考图4，高压jfet12的制作包括在半导体衬底100形成深n阱区111。图中虽未显示，但是，低压逻辑控制电路也形成在半导体衬底100上。

形成深n阱区111的过程可以包括，如图4，在半导体衬底100上形成自然氧化层101，然后，如图5所示，在自然氧化层101上形成光刻胶层102，并且，以光刻胶层102为掩模，刻蚀自然氧化层101，从而去除部分半导体衬底100表面上的自然氧化层101，暴露相应区域的半导体衬底100表面。之后，继续参考图5，以剩余自然氧化层101和光刻胶层102为注入掩模，对暴露的半导体衬底100区域进行深n阱杂质注入(dnw)，对深n阱区111进行杂质注入的注入剂量为4.5e12atom/cm²±10％。注入后形成深n阱注入区110。

此后，如图6所示，去除光刻胶102，并进行深n阱的高温推阱处理(例如高温退火处理)，以激活相应的注入离子，形成深n阱区111，深n阱区111与p型半导体衬底100构成的pn结结深在5μm左右。

请结合参考图7和图8，在深n阱区111中形成内部p阱区121，内部p阱区121上表面与深n阱区111上表面齐平(需要说明的是，后续过程会在内部p阱区121和深n阱区111表面形成场氧化层140)，如图7和图8所示，内部p阱区121的底面和侧面被深n阱区111包围。具体如图7所示，在进一步去掉上述光刻胶102和自然氧化层101之后，形成另一层光刻胶103，然后，以此光刻胶103为注入掩模，进行p阱注入，形成内部p注入区120，然后，如图8，去除光刻胶103，并进行相应的热处理工艺步骤，从而，在深n阱区111中形成内部p阱区121。

在形成内部p阱区121时，通常，还会形成外部p阱区131(因此，在形成内部p注入区120时，相应也形成外部p注入区130)。需要说明的是，外部p阱区131跟p型半导体衬底100同属于p型半导体，因此，没有pn结，在图8中，未标注相应的过界(外部p注入区130的情况类似)。

请参考图9，在深n阱区111、内部p阱区121和外部p阱区131的部分区域上形成场氧化层140，然后，以场氧化层140为注入掩模，进行相应的重掺杂注入，从而，如图2所示(请返回参考图2)，在内部p阱区121形成栅极重掺杂区122，在深n阱区111形成源极重掺杂区112和漏极重掺杂区113，栅极重掺杂区122形成在源极重掺杂区112和漏极重掺杂区113之间。

在形成栅极重掺杂区122的过程中，由于在半导体衬底100上还形成位于深n阱区111外的外部p阱区131，因此，还可以同时在外部p阱区131形成p型重掺杂区132(p型重掺杂区132与栅极重掺杂区122采用同一工艺完成)，并将p型重掺杂区132到深n阱区111之间的剖面距离控制为3μm±10％。

后续过程中，还包括形成层间介质层(未示出)等结构覆盖各重掺杂区和场氧化层140，然后，在层间介质层中形成通孔，并在通孔中形成导电插塞，图2中，标注了其中的第一导电插塞150和第二导电插塞160。而未标注的导电插塞包括连接源极重掺杂区112的导电插塞和连接外部p阱区131的导电插塞。

也就是说，由上述可知，本实施例的方法还包括，在栅极重掺杂区122和漏极重掺杂区113之间的半导体衬底100表面形成场氧化层140。在栅极重掺杂区122上方连接第一导电插塞150，在第一导电插塞150上方连接第一金属场板结构170，控制第一金属场板结构170位于场氧化层140正上方的宽度s1为7μm±10％。在漏极重掺杂区113上方连接第二导电插塞160，在第二导电插塞160上方连接第二金属场板结构180，控制第二金属场板结构180位于场氧化层140正上方的宽度s2为5μm±10％。

将内部p阱区121到漏极重掺杂区113的剖面距离控制为20μm～30μm。

请结合参考前述实施例相应内容，本实施例中，深n阱区111的深度范围为6μm±10％。内部p阱区121的深度范围为2μm±10％。对内部p阱区121进行杂质注入的注入剂量为8.0e12atom/cm²±10％。

将源极重掺杂区112到深n阱区111外边缘的剖面距离控制为3μm±10％。将源极重掺杂区112的剖面宽度控制为4μm±10％。将源极重掺杂区112到栅极重掺杂区122的剖面距离控制为3μm±10％。将栅极重掺杂区122到内部p阱区121两侧的剖面距离控制为3μm±10％。

从上述内容可知，本实施例提供的方法中，相应的工艺步骤只需要采用低压工艺，然而，通过相应的工艺条件和尺寸参数等的设计，能够形成具有耐高压性能的高压jfet，并且，通常将高压jfet与低压逻辑控制电路制作在同一半导体衬底100，从而实现了电路的集成，形成了相应的电源管理芯片(电源管理芯片10)，此时，即是采用低压工艺制作出具有耐高压性能的电源管理芯片，从而降低了工艺成本，缩短了设计周期，并且保证了芯片的良率。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。