包括数据存储图案的半导体装置的制作方法

本发明构思总体上涉及半导体装置，更具体地，涉及包括数据存储图案的半导体装置。

背景技术：

已经开发了高性能和低功耗的诸如存储器装置的半导体装置、诸如相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、磁阻随机存取存储器(mram)等的下一代存储器装置。这样的下一代存储器装置可以使用数据存储材料形成，数据存储材料的电阻值可以根据电流或电压来进行改变，并且即使在失去或者去除电流或电压的供应的情况下，也可以保持电阻值。为了提高这样的下一代存储器装置的集成度，已经开发了包括被布置为具有三维结构的存储器单元的存储器装置，但是已经出现了不期望的缺陷。

技术实现要素：

本发明构思的一些实施例提供了一种半导体装置，所述半导体装置包括：基体绝缘层，位于基底上；第一导电线，在基体绝缘层上沿第一方向延伸；数据存储结构，位于第一导电线上；选择器结构，位于数据存储结构上，每个选择器结构包括下选择器电极、选择器和上选择器电极；绝缘层，填充选择器结构之间的空间；以及第二导电线，位于选择器结构和绝缘层上，并且在与第一方向不同且相交的第二方向上延伸。绝缘层的上表面高于上选择器电极的上表面。

本发明构思的进一步的实施例提供了一种半导体装置，所述半导体装置包括：第一导电线，在基底上沿第一方向延伸；第二导电线，在与第一方向不同且相交的第二方向上延伸，开关结构，位于第一导电线和第二导电线之间，每个开关结构包括下开关电极、开关和上开关电极；以及绝缘层，位于开关结构之间的空间中。绝缘层的上表面高于上开关电极的上表面。

本发明构思的又进一步的实施例提供了半导体装置，所述半导体装置包括：基体绝缘层，位于基底上；第一导电线，在基体绝缘层上沿第一方向延伸；数据存储结构，位于第一导电线上；选择器结构，位于数据存储结构上；绝缘层，填充选择器结构之间的空间；以及第二导电线，位于选择器结构和绝缘层上，并且在与第一方向不同且相交的第二方向上延伸。每个选择器结构包括下选择器电极、下界面图案、选择器、上界面图案和上选择器电极，绝缘层的上表面高于上选择器电极的上表面。

附图说明

图1是示出根据本发明构思的一些实施例的半导体装置的半导体装置的俯视图。

图2和图3是分别沿示出了根据本发明构思的一些实施例的半导体装置的图1的线i-i'和线ii-ii'的剖面。

图4至图21是沿图1的线i-i'和线ii-ii'的剖面，其示出了在根据本发明构思的一些实施例的半导体装置的制造中的工艺步骤。

图22和图23是示出根据本发明构思的一些实施例的半导体装置的剖面。

图24和图25是示出根据本发明构思的一些实施例的半导体装置的剖面。

具体实施方式

现在将在下面参照附图更充分地讨论本发明构思，在附图中示出了发明构思的示例性实施例。通过下面将参照附图更详细讨论的示例性实施例，发明构思和实现发明构思的方法将是明显的。然而，发明构思的实施例可以以不同的形式来实施，并且不应该被理解为受限于这里所阐述的实施例。相反，这些实施例被提供使得本公开将是彻底的和完整的，并将向本领域技术人员充分地传达发明构思的范围。

如这里所使用的，单数术语“一个(种/者)”和“所述(该)”也意图包括复数形式，除非上下文另外清楚地指出。如在这里使用的，术语“和/或”包括相关所列项目中的一些的任意组合和所有组合。将理解的是，当在元件被称作“连接”或“结合”到另一元件时，该元件可以直接连接或直接结合到所述另一元件，或者可以存在中间元件。还将理解的是，当在这里使用术语“包含”、“包括”和/或其变形时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一些其它特征、整体、步骤、操作、元件、组件和/或它们的组。

类似地，将理解的是，当诸如层、区域或基底的元件被称作“在”另一元件“上”时，该元件可以直接在所述另一元件上，或者可以存在中间元件。相反，术语“直接”意味着不存在中间元件。另外，具体实施方式中的实施例将与作为发明构思的理想示例性示图的剖视图一起进行讨论。因此，可以根据制造技术和/或可允许的误差来修改示例性示图的形状。因此，发明构思的实施例不限于示例性示图中示出的具体形状，而是可以包括可以根据制造工艺产生的其它形状。

这里解释和示出的本发明构思的方面的示例性实施例包括它们的补充对应物。在整个说明书中，相同的附图标号或相同的参考指示符指示相同的元件。

图1是示出根据本发明构思的一些实施例的半导体装置的俯视图。图2和图3是分别沿示出了根据本发明构思的一些实施例的半导体装置的图1的线i-i'和线ii-ii'的剖面。

如图1、图2和图3中所示，基体绝缘层11可以设置在基底10上。基底10可以设置为使用诸如硅(si)的半导体材料形成的半导体基底。基体绝缘层11可以使用诸如氧化硅的绝缘材料形成。然而，实施例不限于这些示例。在一些实施例中，半导体装置可以具有其中外围电路区域设置在单元区域cell下方的结构。

形成外围电路的多个电路晶体管可以设置在基底10上。此外，连接到多个电路晶体管的电路布线ml可以设置在基底10上。基底10可以包括单元区域cell和设置为与单元区域cell相邻的核心区域core。与电路布线ml的一部分连接的第一接触插塞cw和第二接触插塞cb可以设置在核心区域core中。

第一导电线12a在与基底10的表面平行的第一方向(例如，x方向)上延伸，并且设置为在基体绝缘层11上彼此间隔开。第一接触插塞cw可以连接到第一导电线12a。第一间隙填充图案13可以设置在第一导电线12a之间。第一间隙填充图案13也可以在第一方向上延伸。每条第一导电线12a可以包括顺序堆叠的第一下导电层8和第二下导电层9。在一些实施例中，可以使用诸如钛(ti)和氮化钛(tin)的阻挡层来形成第一下导电层8。可以使用诸如钨(w)的具有低电阻率的材料形成第二下导电层9。单条第一导电线12a可以设置在第一间隙填充图案13之中的彼此相邻地设置的一对第一间隙填充图案13之间。

第一绝缘图案15可以在单元区域cell中设置在第一导电线12a上。第二绝缘图案33可以设置在第一间隙填充图案13上。第二绝缘图案33也可以在第一方向上延伸。

第一层间绝缘层17和第二层间绝缘层14可以在核心区域core中设置在基体绝缘层11上。第二层间绝缘层14可以覆盖第一导电线12a。

数据存储结构40可以在单元区域cell中设置在第一绝缘图案15之间并且在第一导电线12a上。每个数据存储结构40可以包括顺序地堆叠的下电极18a、数据存储图案39和上电极42。第一绝缘图案15和数据存储结构40可以设置在第二绝缘图案33之间。

下电极18a可以设置在数据存储图案39与第一导电线12a之间，并且可以与数据存储图案39接触。下电极18a可以与第一绝缘图案15接触。当从上方看时，下电极18a可以具有与基底10的表面平行的线性或条形形状并且在垂直于第一方向x的第二方向y上延伸。上电极42可以设置在数据存储图案39上并且可以与数据存储图案39接触。

数据存储图案39之中的彼此相对的一对数据存储图案39可以设置在彼此相邻地设置在单条第一导电线12a上的一对第一绝缘图案15之间。下电极连接部分18b可以从下电极18a的下部沿平行于基底10的表面的方向延伸。在彼此相邻地设置在单条第一导电线12a上的一对第一绝缘图案15之间，可以设置从与一对数据存储图案39接触的下电极18a的下部延伸的下电极连接部分18b。下电极连接部分18b可以从下电极18a的下部沿平行于基底10的表面的第一方向延伸。下电极连接部分18b可以与第一导电线12a接触。

下电极连接部分18b可以与彼此相邻地设置在单条第一导电线12a上的一对第一绝缘图案15之间的下电极18a一体地形成。

间隔件21a可以设置在第二绝缘图案33之间。间隔件21a可以设置在数据存储图案39和第一导电线12a之间。间隔件21a可以与下电极18a一起与数据存储图案39的下表面叠置。间隔件21a可以与下电极18a一起接触数据存储图案39的下表面。

间隔件连接部分21b可以在彼此相邻地设置在单条第一导电线12a上的一对第一绝缘图案15之间设置在下电极连接部分18b上。间隔件21a可以在从间隔件连接部分21b的相对端部到上部的方向上延伸，以在彼此相邻地设置在单条第一导电线12a上的一对第一绝缘图案15之间接触数据存储图案39。间隔件21a可以与间隔件连接部分21b一体地形成。

下电极18a可以设置在间隔件21a和第一绝缘图案15之间。下电极连接部分18b可以设置在间隔件连接部分21b和第一导电线12a之间。

柱图案24可以在彼此相邻地设置在单条第一导电线12a上的一对第一绝缘图案15之间设置在上电极42之间、数据存储图案39之间以及间隔件21a之间。柱图案24可以设置在第二绝缘图案33之间。

选择器结构57可以在单元区域cell中设置在上电极42上。选择器结构57可以被称为开关结构。间隙填充绝缘层64可以设置为填充选择器结构57之间的空间。第三层间绝缘层63可以在核心区域core中设置在第二层间绝缘层14上。

每个选择器结构57可以包括顺序堆叠的下选择器电极51、选择器53和上选择器电极55。每个选择器结构57还可以包括设置在上选择器电极55和选择器53之间的上界面图案54以及设置在下选择器电极51和选择器53之间的下界面图案52。下选择器电极51可以被称为下开关电极，选择器53可以被称为开关，上选择器电极55可以被称为上开关电极。

下选择器电极51可以一对一地对应于上电极42并且可以电连接到上电极42。

间隙填充绝缘层64的上表面可以高于上选择器电极55的上表面。

连接图案60可以设置在选择器结构57上。连接图案60可以被称为插塞。连接图案60的上表面可以与间隙填充绝缘层64的上表面共面。在示例性实施例中，连接图案60的上表面可以高于间隙填充绝缘层64的上表面。连接图案60的宽度可以等于上选择器电极55的宽度。

连接图案60可以使用导电材料形成。连接图案60可以使用与上选择器电极55的材料不同的材料形成。连接图案60可以使用多晶硅、碳基导电材料、氧化硅或其组合形成。碳基导电材料可以提供为包括c、cn、ticn、tacn或其组合的材料。连接图案60、上界面图案54和下界面图案52可以使用相同的材料形成。连接图案60、上界面图案54和下界面图案52可以使用例如碳(c)形成。下选择器电极51和上选择器电极55可以包括例如tin、tialn、tan、wn、mon、tisin、tibn、zrsin、wsin、wbn、zraln、moaln、tasin、taaln、tion、tialon、won、taon或其组合。

第二导电线112a可以在单元区域cell中设置在选择器结构57和第三层间绝缘层63上。第二间隙填充图案133可以设置在第二导电线112a之间。第二导电线112a和第二间隙填充图案133可以在与第一方向(例如，x轴方向)相交的第二方向(例如，y轴方向)上延伸。第二导电线112a可以与第一导电线12a相交，同时第二间隙填充图案133可以与第一间隙填充图案13相交。第二间隙填充图案133可以与第二绝缘图案33相交。

单条第二导电线112a可以设置在彼此相邻地设置的一对第二间隙填充图案133之间。每条第二导电线112a可以包括顺序堆叠的第一上导电层108和第二上导电层109。第一上导电层108和第二上导电层109可以具有垂直对齐的侧表面。第二导电线112a可以使用与第一导电线12a的材料相同的材料形成。

第四层间绝缘层134可以在核心区域core中设置在第三层间绝缘层63上。

第一接触插塞cw的下表面可以与电路布线ml接触，同时第一接触插塞cw的上表面可以与第一导电线12a接触。

第二接触插塞cb可以穿透基体绝缘层11、第一层间绝缘层17、第二层间绝缘层14和第三层间绝缘层63。第二接触插塞cb的下表面可以与电路布线ml接触，同时第二接触插塞cb的上表面可以与第二导电线112a接触。

第一间隙填充图案13和第二层间绝缘层14可以例如使用诸如氮化硅的绝缘材料形成。第一层间绝缘层17可以例如使用诸如氧化硅的绝缘材料形成。

第一绝缘图案15和第二绝缘图案33可以例如使用诸如氮化硅的绝缘材料形成。间隔件21a可以使用相对于第一绝缘图案15和第二绝缘图案33具有蚀刻选择性的材料形成。间隔间21a可以例如使用诸如氧化硅的绝缘材料形成。柱图案24可以使用诸如氧化硅或氮化硅的绝缘材料形成。

间隙填充绝缘层64可以例如使用诸如氮化硅的绝缘材料形成。第三层间绝缘层63可以例如使用诸如氧化硅的绝缘材料来形成。

在一些实施例中，数据存储图案39可以使用利用电阻变化存储数据的材料来形成。例如，数据存储图案39可以使用相变存储器材料形成，所述相变存储器材料根据通过施加到其的电流对数据存储图案39进行加热所达到的温度和持续的时间、从具有高电阻率的非晶相向具有低电阻率的晶相进行相变或者从晶相向非晶相进行相变。用作数据存储图案39的相变存储器材料可以提供为包括锗(ge)、锑(sb)和/或碲(te)的硫族化合物材料或者包括te和硒(se)中的至少一种元素并且包括ge、sb、铋(bi)、铅(pb)、锡(sn)、砷(as)、硫(s)、硅(si)、磷(p)、氧(o)、氮(n)和铟(in)中的至少一种元素的材料。用作数据存储图案39的相变存储器材料可以使用具有超晶格结构的材料形成，所述材料通过重复堆叠gste-sbte、in-sb-te(ist)材料或bi-sb-te(bst)材料形成。

在一些实施例中，下电极18a可以使用包括tin、tialn、tan、wn、mon、tisin、tibn、zrsin、sin、wbn、zraln、moaln、tasin、taaln、tion、tialon或其组合的导电材料和/或碳基导电材料来形成。这里，碳基导电材料可以提供为包括c、cn、ticn、tacn或其组合的材料。

在一些实施例中，上电极42可以使用包括tin、tialn、tan、wn、mon、tisin、tibn、zrsin、wsin、wbn、zraln、moaln、tasin、taaln、tion、tialon或其组合的导电材料和/或碳基导电材料形成。

在一些实施例中，选择器53可以使用阈值开关材料形成。例如，选择器53可以使用双向阈值开关材料来形成。

选择器53可以使用与数据存储图案39中使用的硫族化合物材料不同的硫族化合物基材料形成。例如，数据存储图案39可以使用相变存储器材料(例如，包括ge、sb和/或te等的合金)形成，所述相变存储器材料在操作半导体装置(诸如相变随机存取存储器(pram))时从晶相向非晶相进行相变或从非晶相向晶相进行相变。选择器53可以使用硫族化合物基的双向阈值开关材料来形成，所述材料在操作半导体装置时保持非晶相。即使在施加具有大于或等于阈值电压的幅值的电压的情况下，选择器53也可以保持非晶相，截止状态可以被切换到导通状态。

选择器53可以包括包含as、s、se、te和ge中的至少两种或更多种元素的合金材料或者除了合金材料之外的在较高温度下保持非晶相的另外的元素(例如，si、n等)。在一些实施例中，选择器53可以使用包含te、as、ge和si的合金材料、包含ge、te和pb的合金材料、包含ge、se和te的合金材料、包含al、as和te的合金材料、包含se、as、ge和si的合金材料、包含se、as、ge和c的合金材料、包含se、te、ge和si的合金材料、包含ge、sb、te和se的合金材料、包含ge、bi、te和se的合金材料、包含ge、as、sb和se的合金材料、包含ge、as、bi和te的合金材料以及包含ge、as、bi和se的合金材料中的一种合金材料形成。作为阈值开关装置的选择器53可以使用包括astegesiin、gete、snte、gese、snse、astegesiin、astegesisbs、astegesiin、astegesiip、astegesi、as2te3ge、as2se3ge、as25(te90ge10)75、te40as35si18ge6.75in0.25、te28as34.5ge15.5s22、te39as36si17ge7p、as10te21s2ge15se50sb2、si5te34as28ge11s21se1、astegesisens、astegesiin、astegesip、asse、asgese、astegese、astegesi、znte、n处理的ots、teasgesi、getepb、gesete、alaste、seasgesi、seasgec、setegesi、gesbtese、gebitese、geassbse、geasbite、geasbise、asse、assege、assegete、asgetesi和gexse1-x中的一种的材料形成。

当在截止状态下施加具有大于或等于阈值电压的幅值的电压时，作为阈值开关装置的选择器53可以切换到导通状态。因此，由于作为阈值开关装置的选择器53可以使用阈值电压来切换，所以选择器53可以用作开关装置。例如，作为阈值开关装置的选择器53可以用作诸如相变存储器装置或电阻存储器装置的半导体装置的存储器单元阵列的开关装置。

在一些实施例中，第一导电线12a可以设置为字线，同时第二导电线112a可以设置为位线。可选择地，第一导电线12a可以设置为位线，同时第二导电线112a可以设置为字线。

现在将关于图4至图21中示出的沿着图1的线i-i'和线ii-ii'的剖面来讨论根据本发明构思的实施例的制造半导体装置中的工艺步骤。

参照图4和图5，可以在基底10上形成基体绝缘层11。基底10可以提供为半导体基底，同时基体绝缘层11可以使用诸如氧化硅的绝缘材料形成。基底10可以具有单元区域cell和核心区域core。核心区域core可以设置为与单元区域cell相邻。在基底10上形成多个电路晶体管之后，可以形成基体绝缘层11。可以在基体绝缘层11中形成电路布线ml和第一接触插塞cw。第一接触插塞cw可以设置在核心区域core中。

可以在基体绝缘层11上形成在第一方向(例如，x轴方向)上延伸的第一导电线12a。第一导电线12a可以包括顺序堆叠的第一下导电层8和第二下导电层9。可以形成填充第一导电线12a之间的空间的第一间隙填充图案13。第一间隙填充图案13可以使用氧化硅或氮化硅形成。

可以在单元区域cell和核心区域core中在第一导电线12a和第一间隙填充图案13上形成第二层间绝缘层14。第二层间绝缘层14可以在单元区域cell中包括具有线性形状的开口14a。第二层间绝缘层14的开口14a可以具有在垂直于第一导电线12a的第二方向(例如，y轴方向)上延伸的线性形状。可以在核心区域core的区域中在基体绝缘层11上形成第一层间绝缘层17和第二层间绝缘层14。

可以形成共形地覆盖第二层间绝缘层14的下电极层18。可以在下电极层18上共形地形成比下电极层18厚的间隔件层21。

参照图6和图7，可以形成填充第二层间绝缘层14的开口14a的柱图案24。

可以形成填充开口14a的第一间隙填充材料层，并且可以执行平坦化工艺直到暴露第二层间绝缘层14的上表面，从而形成设置在开口14a中的下电极层18、间隔件层21以及柱图案24。可以使用平坦化工艺减小第二层间绝缘层14、间隔件层21和下电极层18的高度。

参照图8和9，可以在单元区域cell中形成在第一方向上延伸的第二绝缘图案33。

首先，可以在第二层间绝缘层14、下电极层18、间隔件层21和柱图案24上形成掩模图案。掩模图案可以具有在第一方向上延伸的线性形状。可以使用掩模图案作为蚀刻掩模来对第二层间绝缘层14、下电极层18、间隔件层21和柱图案24进行蚀刻，从而形成具有线性形状的沟槽。通过形成沟槽，保留在单元区域cell中的第二层间绝缘层14可以被称为第一绝缘图案15。在可形成填充沟槽的绝缘材料层之后，可以通过执行平坦化工艺来形成第二绝缘图案33。可以使用平坦化工艺来减小第二绝缘图案33、第一绝缘图案15以及柱图案24的高度。

下电极层18、间隔件层21、柱图案24和第一绝缘图案15可以在单元区域cell中保留在第一导电线12a上并且可以保留在第二绝缘图案33之间。

参照图10和图11，可以对下电极层18和间隔件层21进行部分蚀刻，从而在单元区域cell中形成孔36。被部分蚀刻的下电极层18可以包括下电极18a和从下电极18a的下部沿第一方向延伸的下电极连接部分18b。被部分蚀刻的间隔件层21可以包括间隔件21a和从间隔件21a的下部沿第一方向延伸的间隔件连接部分21b。

参照图12和13，可以形成部分地填充孔36的数据存储图案39。可以在数据存储图案39上形成上电极42。可以在孔36中形成上电极42。上电极42的形成可以包括形成覆盖孔36和数据存储图案39的电极材料层以及通过执行平坦化工艺来暴露第二绝缘图案33、第一绝缘图案15和柱图案24。可以使用平坦化工艺来减小第二绝缘图案33、第一绝缘图案15和柱图案24的高度。第二绝缘图案33、第一绝缘图案15、柱图案24和上电极42可以具有共面的上表面。

参照图14和图15，可以形成在单元区域cell中顺序地堆叠的下选择器电极层51a、下界面层52a、选择器层53a、上界面层54a、上选择器电极层55a、连接层60a和掩模层62a。可以在核心区域core中形成第三层间绝缘层63。

可以在基底10上形成下选择器电极层51a、下界面层52a、选择器层53a、上界面层54a、上选择器电极层55a、连接层60a和掩模层62a，然后，可以从核心区域core去除下选择器电极层51a、下界面层52a、选择器层53a、上界面层54a、上选择器电极层55a、连接层60a和掩模层62a。随后，在基底10上形成第三层间绝缘层63之后，可以通过执行平坦化工艺从单元区域cell去除第三层间绝缘层63。可以使用氮化硅形成掩模层62a。

参照图16和17，可以使用图案化工艺在单元区域cell中形成下选择器电极51、下界面图案52、选择器53、上界面图案54、上选择器电极55、连接图案60和掩模图案62。下选择器电极51、下界面图案52、选择器53、上界面图案54和上选择器电极55可以形成选择器结构57。可以使用图案化工艺来形成在单元区域cell中以矩阵形式布置的选择器结构57。掩模图案62可以在图案化工艺期间用作蚀刻掩模。

图案化工艺可以设置为使用例如利用间隔件的双重图案化工艺(dpt)两次的工艺。在图案化工艺中，可以执行使用在第一方向上延伸的第一间隔件掩模的第一双重图案化工艺，然后可以执行使用在与第一方向相交的第二方向上延伸的第二间隔件掩模的第二双重图案化工艺。为了图案化工艺，可以沉积或去除多个材料层。

参照图18和图19，可以形成填充选择器结构57之间的空间的间隙填充绝缘层64。可以在间隙填充绝缘层64上形成缓冲层65和导电层70。

可以在核心区域core中形成穿透缓冲层65、间隙填充绝缘层64、第三层间绝缘层63、第二层间绝缘层14、第一层间绝缘层17和基体绝缘层11的接触孔cbh。接触孔cbh可以暴露电路布线ml的一部分。可以将导电层70形成为填充形成在核心区域core中的接触孔cbh。

参照图20和图21，可以去除导电层70、缓冲层65、间隙填充绝缘层64的一部分以及掩模图案62，使得可以暴露连接图案60。去除导电层70、缓冲层65、间隙填充绝缘层64的一部分以及掩模图案62的步骤可以包括执行平坦化工艺。平坦化工艺可以包括化学机械抛光(cmp)工艺、回蚀工艺或其组合。

参照图2和图3，可以形成第二导电线112a和第二间隙填充图案133。第二导电线112a可以在第二方向(y轴方向)上延伸。

现在参照图22和图23，将讨论示出根据本发明构思的一些实施例的半导体装置的剖面。图22和图23是图2和图3的仅区域的放大图。

参照图22和图23，连接图案60可以不设置在选择器结构57上。间隙填充绝缘层64的上表面可以高于选择器结构57的上表面，同时第二导电线112a可以与选择器结构57直接接触。第二导电线112a可以具有与选择器结构57接触的突起。突起可以与上选择器电极55接触。

现在参照图24和图25，将讨论示出根据一些实施例的半导体装置的剖面。图24和25是图2和图3的仅区域的放大图。

参照图24和图25，连接图案60的上表面可以高于间隙填充绝缘层64的上表面。连接图案60的上表面可以是凸的，而间隙填充绝缘层64的上表面可以具有凹的槽。第二导电线112a可以具有与连接图案60的上表面接触的凹的槽。

间隙填充绝缘层64的上表面可以高于选择器结构57的上表面。

如上所阐述的，根据本发明构思的一些实施例，可以减少或尽量防止上选择器电极的耗损的可能性，并且可以改善导电线和电极之间的接触电阻变化。此外，可以抑制围绕选择器结构的间隙填充绝缘层的耗损，从而在制造工艺中保护选择器结构。因此，根据这里讨论的实施例，可以改善半导体装置的生产率和可靠性。

尽管上面已经示出并描述了实施例，但是对于本领域技术人员来说将明显的是，在不脱离如所附权利要求限定的本发明构思的范围的情况下，可以做出修改和变化。