一种电容器结构及其制作方法与流程

本发明涉及半导体技术领域，尤其涉及一种电容器结构及其制作方法。

背景技术：

随着各种功能电路集成度的迅速提高以及对功能模块和元器件小型化的需要，集成无源技术成为一种取代分立无源器件以达到器件小型化的解决方案。在各种典型电路中，80％的组件为无源器件，它们占去了印刷电路板上的近50％的面积，而电容器作为基板上最常见也是分布最多的元器件，使电容器的集成技术成为集成无源技术的关键技术。

集成电路芯片中的电容器结构多种多样，如mos场效应管电容，pip(poly-insulator-poly)电容，可变结电容以及后段互连中的mim(metal-insulator-metal)电容和mom(metal-oxide-metal)电容。存在于后段互连层中的电容结构不占用器件层的面积，且电容的线性特征要远好于其他类型的电容。

随着芯片尺寸的减少及性能对大电容的需求，如何在有限的面积下获得高密度的电容成为一个非常有吸引力的课题。为了获得较高单位面积的电容密度，通常采用的方法有三种：第一、采用更高介电常数的介电材料来提高电容密度。但是目前可用的高介电材料有限，可以与现有后段工艺结合的更少，因此换用高介电常数材料的提升电容密度的方法运用较少。第二、根据物理学电容计算原理，减少两极板的距离也可以增大电容。而在具体制造过程中就是减少介质层的厚度。但是很显然的是，介质层厚度降低，则在同等工作电压下，介质材料所承受的电场强度也相应增加。而介质材料的耐击穿程度是一定的，为了获得可靠的器件减少击穿损坏的危险，通常利用减少介质的厚度来实现电容密度提高的程度是有限的，而且牺牲了耐击穿的可靠性。第三、在单层电容器的结构下，利用起伏的形貌或者半球状晶粒，增加单位面积上的电容极板面积，但是这种方法所能提高的幅度有限，而且高低起伏的形貌对工艺带来很大难度。

技术实现要素：

为解决上述问题，本发明提供一种电容器结构及其制作方法，以提高单位面积上的电容密度。

本发明提供一种电容器结构的制作方法，包括：

提供一衬底；

刻蚀所述衬底，形成若干沟槽，以剩余衬底作为电容器的一极板；

于所述沟槽内壁形成电容介质层；

于所述沟槽内形成导电层，以所述导电层作为电容器的另一极板。

可选的，所述沟槽具有高深宽比，所述沟槽的深宽比为：20:1～50:1。

可选的，所述导电层的材质为钨或多晶硅。

可选的，所述导电层的形成包括：

于所述沟槽内填充导电材料至覆盖所述衬底的上表面；

采用化学机械研磨去除所述衬底上表面的导电材料。

可选的，所述电容介质层的材质为氧化硅或氮化硅。

可选的，采用热氧化法形成所述电容介质层。

可选的，所述电容介质层的厚度为

可选的，采用bosch刻蚀工艺刻蚀所述衬底以形成若干沟槽。

可选的，所述电容器的制作方法还包括，通过互连工艺将各所述沟槽内导电层进行连接。

进一步的，本发明提供一种电容器结构，包括：

第一极板，所述第一极板内设置有若干沟槽；

电容介质层，所述电容介质层位于所述沟槽内壁；

第二极板，所述第二极板位于所述沟槽内，通过所述电容介质层与所述第一极板隔离。

可选的，所述沟槽具有高深宽比，所述沟槽的深宽比为：30:1。

可选的，所述第一极板内设置的若干沟槽采用bosch刻蚀工艺同步形成。

可选的，所述第一极板的材质为硅。

可选的，所述电容介质层的材质为氧化硅或氮化硅。

可选的，所述第二极板的材质为钨或多晶硅。

可选的，所述第二极板通过金属互联工艺进行连接。

综上所述，本发明提供的一种电容器结构的制作方法，通过刻蚀衬底形成若干沟槽，以剩余衬底作为电容器的第一极板，然后在所述沟槽内壁形成电容介质层，最后于所述沟槽内形成导电层作为电容器的第二极板。本发明提供的电容器结构的制作方法，可通过调节沟槽的刻蚀深度，增大电容器的有效面积，进而提高电容器单位面积上的电容密度。而且本发明工艺步骤简单，与现有cmos工艺流程匹配，有效降低生产成本。

附图说明

图1为现有工艺制作的一种电容器结构；

图2a-2d为现有工艺制作一种电容器结构所对应的结构示意图；

图3为本发明实施例一所提供的一种电容器结构的制作方法的流程图；

图4a-图4c为本发明实施例一所提供的一种电容器结构的制作过程中相关步骤所对应的结构示意图；

图5为本发明实施例二所提供的一种电容器结构的制作方法的流程图；

图6a-图6d为本发明实施例二所提供的一种电容器结构的制作过程中相关步骤所对应的结构示意图。

具体实施方式

在现有工艺制作电容器，若想增大电容的电容值，由于介电常数的改变不大，因此需要改变电容的有效面积，也就是说，需要增大电容上/下极板的面积。现有制作的电容器的工艺流程为：首先在衬底10上刻蚀沟槽，然后沉积电介质层11和导电极板12，并根据工艺许可重复沉积电介质层(13、15)和导电极板(14、16)，如图1所示。现有工艺通过不同的光刻掩模，刻蚀出不同导电极板的连接通孔(17-20)，形成立体电容；或者如图2a-2c所示的一种电容器的制作方法，首先在衬底20上刻蚀沟槽，形成一介质层21，然后沉积极板层22，接着沉积介质层并整片刻蚀，形成介质侧壁31，并可根据工艺条件多次重复形成介质侧壁32-35(图2a所示)；然后化学机械研磨后(图2b所示)，利用酸液腐蚀去除介质侧壁31-35(图2c所示)，并沉积电容介质层40，沉积上层导电极板，刻蚀不同层次极板通孔41-43(图2d所示)，形成电容。可见上述现有电容器的制作工艺，需要多层光刻刻蚀工艺，制作过程比较复杂。

本发明提供一种电容器结构的制作方法，通过在衬底上刻蚀若干沟槽，以剩余衬底作为电容器的第一个极板，在所述沟槽内形成电容介质层，并在所述沟槽内形成导电层，以所述导电层作为电容器的第二极板。本发明提供的电容器结构的制作方法，可通过调节沟槽的刻蚀深度，增大电容的有效面积，进而提高电容器单位面积上的电容密度。而且本发明工艺步骤简单，与现有cmos工艺流程匹配，有效降低生产成本。

为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容做进一步说明。当然本发明并不局限于该具体实施例，本领域的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。

其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应对此作为本发明的限定。

实施例一

图3是本实施例所提供的一种电容器结构的制作方法的流程图，如图3所示，本发明提供一种电容器结构的制作方法，包括以下步骤：

s01：提供一衬底；

s02：刻蚀所述衬底，形成若干沟槽，以剩余衬底作为电容器的一极板；

s03：于所述沟槽内壁形成电容介质层；

s04：于所述沟槽内形成导电层，以所述导电层作为电容器的另一极板。

图4a-图4c是本实施例提供的一种电容结构的制作过程中相关步骤所对应的结构示意图，请参考图3并结合图4a-图4c，详细说明本实施例提供的一种电容器结构的制作方法。

执行步骤s01，提供一衬底100，所述衬底100可以是硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)中的至少一种。作为优选，本实施例中衬底100为硅衬底。

执行步骤s02，刻蚀所述衬底100，形成若干个具有高深宽比的沟槽110。首先，采用光刻工艺在衬底上定义出需要刻蚀的区域。通常，光刻工艺形成的光刻胶图形中，光刻胶打开的区域作为需要刻蚀的区域，光刻胶覆盖的区域作为保护的区域。然后，采用bosch刻蚀工艺对定义的区域进行深硅刻蚀，形成若干个具有高深宽比的沟槽110。所述bosch刻蚀工艺由聚合物沉积工艺、聚合物刻蚀工艺和硅刻蚀工艺交替往复循环进行，在硅刻蚀工艺中，聚合物覆盖在沟槽的侧壁作为刻蚀阻挡层。作为优选，所述bosch刻蚀工艺的刻蚀气体采用sf6，钝化气体采用c4f8。最后，剥离去除光刻胶，在衬底100上形成高深宽比沟槽110。所述沟槽110的形成也可以采用其他深反应离子刻蚀(deepreactiveionetching，drie)工艺，如低温刻蚀深沟槽技术，对此本实施例不做具体限定。所述沟槽110的深宽比为20:1～50:1，当然也可以根据具体工艺条件和工艺需求形成具有一定深宽比的沟槽。作为优选，本实施例中所述沟槽110的深宽比为30:1。

执行步骤s03，于所述沟槽110内壁形成电容介质层101，如图4b所示。所述电容介质层101为具有高台阶覆盖能力的介电材料，如氧化硅或氮化硅，本实施例中优选为氧化硅，所述电容介质层101可以采用热氧化工艺或者化学气相沉积工艺生成。所述电容介质层101的厚度为本实施例优选为

执行步骤s04，于所述沟槽110内形成导电层102。首先通过化学气相沉积于所述沟槽110内填充导电材料，所述导电材料覆盖所述衬底的上表面，然后通过化学机械研磨工艺去除衬底上表面多余的导电材料，在所述沟槽内形成导电层102。所述导电材料一般采用具有高宽深比填充能力的钨或多晶硅等，本实施例中优选为钨。

另外，本实施例提供的电容器结构的制作方法，还包括：通过互连工艺将所述沟槽110内导电层102进行连接，即在所述导电层102上形成连接通孔(图中未示)，并经由连接通孔与金属互连层相连或晶体管漏区相连。

进一步的，本实施例提供一种电容器结构，包括：第一极板，所述第一极板内设置有若干沟槽；电容介质层，所述电容介质层位于所述沟槽内壁；第二极板，所述第二极板位于所述沟槽内，通过所述电容介质层与所述第一极板隔离。

其中，所述第一极板的材质优选为硅，所述沟槽110具有较高的深宽比，所述沟槽110深宽比为20:1～50:1，本实施例中优选为30:1。所述第一极板内设置的若干沟槽可以采用bosch刻蚀工艺同步形成，也可以采用其他深反应离子刻蚀(deepreactiveionetching，drie)工艺形成，如低温刻蚀深沟槽技术。

所述电容介质层为具有高台阶覆盖能力的介电材料，优选为氧化硅或氮化硅，所述第二极板为填充于所述沟槽内的导电层，其材质优选为钨或多晶硅。另外，本实施例中，所述第二极板上设置有连接通孔，并经由所述连接通孔与金属互连层相连或晶体管漏区相连。

本实施例提供的一种电容器结构及其制作方法，通过刻蚀衬底形成若干沟槽，以剩余衬底作为电容的第一极板，然后在所述沟槽内壁形成电容介质层，最后于所述沟槽内形成导电层作为电容的第二极板。本发明提供的电容器结构的制作方法，可通过调节沟槽的刻蚀深度，增大电容的有效面积，进而提高电容器单位面积上的电容密度。而且本发明工艺步骤简单，与现有cmos工艺流程匹配，有效降低生产成本。

实施例二

图5是本实施例所提供的一种电容器结构的制作方法的流程图，图6a-图6d是本实施例提供的一种电容器结构的制作过程中相关步骤所对应的结构示意图。请参考图5并结合图6a-图6d，本实施例提供了另一种电容器结构的制作方法，包括：

步骤s11：提供一衬底，刻蚀所述衬底以形成凹槽；

步骤s12：于所述凹槽内沉积多晶硅层；

步骤s13：刻蚀所述多晶硅，形成若干沟槽，以剩余多晶硅为电容器的第一极板；

步骤s14：于所述沟槽内壁形成电容介质层；

步骤s15：于所述沟槽内形成导电层，以所述导电层作为电容器的第二极板。

具体的，首先提供一衬底200，刻蚀所述衬底200形成一凹槽210，在所述凹槽210的内壁形成一隔离介质层201。所述隔离介质层201的材质优选为氧化硅。之后在所述凹槽210内沉积多晶硅，并通过化学机械研磨去除多余多晶硅，在所述凹槽210内形成多晶硅层202如图6a所示。作为优选，本实施例中在所述凹槽210内沉积多晶硅为高掺杂多晶硅。

接着，对所述凹槽210内的多晶硅层202进行刻蚀，形成若干具有高深宽比的沟槽220，如图6b所示。刻蚀剩余的多晶硅层202为电容器的第一极板。所述沟槽220的深宽比为20:1～50:1，当然也可以根据具体工艺条件和工艺需求形成具有一定深宽比的沟槽。作为优选，本实施例中所述沟槽110的深宽比为30:1。

然后，于所述沟槽220内壁形成电容介质层203，如图6c所示。所述电容介质层203为具有高台阶覆盖能力的介电材料，如氧化硅或氮化硅，本实施例中优选为氧化硅，所述电容介质层203可以采用热氧化法或化学气相沉积工艺形成。

最后，在所述沟槽220内形成导电层204作为电容器的第二极板，如图6d所示。所述导电层204的材质一般采用具有高宽深比填充能力的钨或多晶硅等，本实施例中优选为多晶硅。

另外，本实施例提供一种电容器结构的制作方法，还包括：通过互连工艺将所述沟槽220内导电层204进行连接，即在所述导电层204上形成连接通孔，并经由连接通孔与金属互连层相连或晶体管漏区相连。

本实施例提供一种电容器其制作方法，通过在衬底上刻蚀形成凹槽，并填充多晶硅层；然后对所述凹槽内多晶硅层进行刻蚀，形成若干具有高深宽比的沟槽，以凹槽内剩余多晶硅层作为电容器的第一极板；接着在所述沟槽内形成电容介质层；最后，在所述沟槽内填充导电层，以所述导电层作为电容器的第二极板。本发明提供的电容器结构的制作方法，通过调节沟槽的刻蚀深度，增大电容器两极板的有效面积，进而提高单位面积上的电容密度。而且本发明工艺步骤简单，与现有cmos工艺流程匹配，有效降低生产成本。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。