IGBT器件及其制造方法与流程

本发明涉及一种半导体集成电路制造领域，特别是涉及一种igbt器件；本发明还涉及一种igbt器件的制造方法。

背景技术：

半导体功率器件是电力电子系统进行能量控制和转换的基本电子元器件，电力电子技术的不断发展为半导体功率器件开拓了广泛的应用领域。以绝缘栅双极型晶体管(insulatedgatebipolartransistor，igbt)和金属氧化物半导体场效应晶体管(mosfet)为标志的半导体功率器件是当今电力电子领域器件的主流，其中，igbt器件是一种电压控制的mosfet和双极型三极管(bjt)的复合型器件。

从结构上，igbt的结构与垂直双扩散金属氧化物半导体场效应晶体管(vdmos)相似，只是将vdmos的n+衬底换为p+衬底，引入的电导调制效应，克服了vdmos本身固有的导通电阻与击穿电压的矛盾，从而使igbt同时具有双极型功率晶体管和mosfet的共同优点：输入阻抗高、输入驱动功率小、导通压降低、电流容量大、开关速度快等。由于igbt独特的、不可取代的性能优势使其自推出实用型产品便在诸多领域得到广泛的应用，例如：太阳能发电、风力发电、动车、高铁、新能源汽车以及众多能量转换领域。

为了进一步降低igbt的导通压降，igbt的栅极结构从平面栅结构优化到沟槽栅结构，沟槽栅igbt将沟道从横向变为纵向，消除了导通电阻中jfet的影响。同时缩小了原胞尺寸即步进(pitch)，大大提高原胞密度，每个芯片的沟道总宽度增加，减小了沟道电阻。另一方面，由于多晶硅栅面积增大，减少了分布电阻，有利于提高开关速度。

igbt的饱和压降(vcesat)和关断损耗以及抗冲击能力是衡量igbt器件的几个重要指标。饱和压降是衡量igbt产品导通损耗的重要参数，降低igbt饱和压降可以有效降低igbt功率损耗，减小产品发热，提高功率转换效率。耐压特性也是是产品的最重要参数之一。降低关断损耗可以最大限度的降低igbt在高频下的功率损耗。igbt产品抗冲击能力的主要体现就是产品抗短路能力，是体现产品可靠性的重要参数指标。

随着技术的发展，对igbt的性能要求越来越高，如何更加灵活地调整饱和压降(vcesat)与关断损耗(eoff)的折中关系，在保证饱和压降不增大的前提下更好的优化开关损耗，同时提高器件的抗冲击能力以实用于高功率转换领域，成为本领域技术人员一直最求的目标。

技术实现要素：

本发明所要解决的技术问题是提供一种igbt器件，能同时改善器件的饱和压降、关断损耗以及抗冲击的性能。为此，本发明还提供一种igbt器件的制造方法。

为解决上述技术问题，本发明提供的igbt器件包括：

漂移区，由形成于半导体衬底表面的第一导电类型轻掺杂区组成。

第二导电类型掺杂的阱区，形成于所述漂移区表面。

在所述漂移区的底部表面形成有由第二导电类重掺杂区组成的集电区。

电荷存储层，所述电荷存储层形成于所述漂移区的顶部区域且位于所述漂移区和所述阱区交界面的底部，所述电荷存储层具有第一导电类重掺杂；所述电荷存储层用于阻挡第二导电类载流子从所述漂移区中进入到所述阱区中。

多个沟槽，各所述沟槽穿过所述阱区和所述电荷存储层且各所述沟槽的进入到所述漂移区中；一个所述igbt器件的单元结构中包括一个栅极结构以及形成于所述栅极结构两侧的第二屏蔽电极结构，在所述栅极结构的每一侧包括至少一个所述第二屏蔽电极结构。

所述栅极结构包括形成于一个对应的所述沟槽中的第一屏蔽多晶硅和多晶硅栅的叠加结构，所述第一屏蔽多晶硅组成第一屏蔽电极结构。

所述多晶硅栅位于所述第一屏蔽多晶硅的顶部，所述第一屏蔽多晶硅和对应的所述沟槽的底部表面和侧面之间通过第一屏蔽介质层隔离，所述第一屏蔽多晶硅和所述多晶硅栅之间通过多晶硅间介质层隔离，所述多晶硅栅和所述沟槽的侧面之间通过栅介质层隔离。

所述第二屏蔽电极结构由填充于所述栅极结构两侧的所述沟槽中的第二屏蔽多晶硅组成。

所述第二屏蔽多晶硅和对应的所述沟槽的底部表面和侧面之间通过第二屏蔽介质层隔离。

被所述多晶硅栅侧面覆盖的所述阱区的表面用于形成沟道。

由第一导电类型重掺杂的发射区形成在所述多晶硅栅两侧的所述阱区的表面。

所述多晶硅栅通过顶部对应的接触孔连接到由正面金属层组成的金属栅极，所述接触孔穿过层间膜。

所述发射区通过顶部的对应的接触孔连接到由正面金属层组成的金属源极；令所述发射区顶部对应的接触孔为源极接触孔，所述源极接触孔还和穿过所述发射区和所述阱区接触。

所述第一屏蔽多晶硅和所述第二屏蔽多晶硅也分布通过对应的接触孔连接到所述金属源极。

在所述集电区的底部表面形成有由背面金属层组成的金属集电极。

通过形成于所述栅极结构两侧的具有沟槽式结构的所述第二屏蔽电极结构降低igbt器件的沟槽的步进，从而降低igbt器件的输入电容(cies)、输出电容(coes)和逆导电容(cres)，提高器件的开关速度；通过将所述第一屏蔽多晶硅和所述第二屏蔽多晶硅和所述金属源极短接提高器件的短路电流能力；通过所述电荷存储层减少器件的饱和压降。

进一步的改进是，所述半导体衬底为硅衬底；在所述硅衬底表面形成有硅外延层，所述漂移区直接由第一导电类型轻掺杂的所述硅外延层组成，所述阱区形成于所述漂移区表面的所述硅外延层中。

进一步的改进是，令各所述第二屏蔽多晶硅顶部对应的接触孔为屏蔽接触孔。

在各所述单元结构中，所述源极接触孔和最邻近的一个所述屏蔽接触孔合并成一个接触孔，最邻近的所述屏蔽接触孔外侧的所述屏蔽接触孔呈独立结构。

或者，在各所述单元结构中，所述源极接触孔和各所述屏蔽接触孔连接成一个整体结构。

进一步的改进是，所述第一屏蔽介质层和所述第二屏蔽介质层的工艺条件相同且同时形成，所述第一屏蔽多晶硅和所述第二屏蔽多晶硅的工艺条件相同且同时形成。

进一步的改进是，一个所述单元结构中包括5个所述沟槽，在所述栅极结构的每一侧包括二个所述第二屏蔽电极结构。

进一步的改进是，所述沟槽的步进为1微米～3微米。

进一步的改进是，在所述漂移区和所述集电区之间形成有由第一导电类型重掺杂区组成的电场中止层。

进一步的改进是，所述igbt器件为n型器件，第一导电类型为n型，第二导电类型为p型；或者，所述igbt器件为p型器件，第一导电类型为p型，第二导电类型为n型。

为解决上述技术问题，本发明提供的igbt器件的制造方法包括如下步骤：

步骤一、提供一半导体衬底，在所述半导体衬底表面形成由第一导电类型轻掺杂区组成的漂移区。

步骤二、在所述半导体衬底中形成多个沟槽。

步骤三、在各所述沟槽的底部表面和侧面形成第一介质层，之后再在各所述沟槽中填充第一多晶硅层，将所述第一多晶硅层回刻到和所述半导体衬底表面相平。

步骤四、采用光刻工艺将栅极结构的形成区域打开，将所述栅极结构的形成区域的所述沟槽顶部的所述第一多晶硅层和所述第一介质层去除。

步骤五、在所述栅极结构的形成区域的所述沟槽的顶部侧面形成栅介质层以及所述第一多晶硅层的顶部表面形成多晶硅间介质层。

步骤六、在所述栅极结构的形成区域的所述沟槽的顶部填充第二多晶硅层，由所述第二多晶硅层组成多晶硅栅；所述多晶硅栅底部的所述第一多晶硅层为第一屏蔽多晶硅并组成第一屏蔽电极结构，所述第一屏蔽多晶硅侧面的所述第一介质层为第一屏蔽介质层。

在所述栅极结构两侧的所述沟槽中的所述第一多晶硅层为第二屏蔽多晶硅并组成第二屏蔽电极结构，所述第二屏蔽多晶硅侧面的所述第一介质层为第二屏蔽介质层。

一个所述igbt器件的单元结构中包括一个所述栅极结构以及形成于所述栅极结构两侧的所述第二屏蔽电极结构，在所述栅极结构的每一侧包括至少一个所述第二屏蔽电极结构。

步骤七、在所述漂移区表面依次形成电荷存储层和第二导电类型掺杂的阱区。

所述阱区位于所述漂移区表面。

所述电荷存储层位于所述漂移区的顶部区域且位于所述漂移区和所述阱区交界面的底部，所述电荷存储层具有第一导电类重掺杂；所述电荷存储层用于阻挡第二导电类载流子从所述漂移区中进入到所述阱区中。

各所述沟槽穿过所述阱区和所述电荷存储层且各所述沟槽的进入到所述漂移区中；被所述多晶硅栅侧面覆盖的所述阱区的表面用于形成沟道。

步骤八、采用光刻定义加第一导电类型重掺杂离子注入工艺在所述多晶硅栅两侧的所述阱区的表面形成发射区。

步骤九、形成层间膜、接触孔、正面金属层，所述接触孔穿过所述层间膜；对所述正面金属层进行图形化形成金属栅极和金属源极。

所述多晶硅栅通过顶部对应的接触孔连接到所述金属栅极。

所述发射区通过顶部的对应的接触孔连接到所述金属源极；令所述发射区顶部对应的接触孔为源极接触孔，所述源极接触孔还和穿过所述发射区和所述阱区接触。

所述第一屏蔽多晶硅和所述第二屏蔽多晶硅也分布通过对应的接触孔连接到所述金属源极。

步骤十、对所述半导体衬底进行背面减薄，进行第二导电类型重掺杂注入并进行退火在所述漂移区的底部表面形成有由第二导电类重掺杂区组成的集电区。

步骤十一、在所述集电区的底部表面形成由背面金属层组成的金属集电极。

通过形成于所述栅极结构两侧的具有沟槽式结构的所述第二屏蔽电极结构降低igbt器件的沟槽的步进，从而降低igbt器件的输入电容、输出电容和逆导电容，提高器件的开关速度；通过将所述第一屏蔽多晶硅和所述第二屏蔽多晶硅和所述金属源极短接提高器件的短路电流能力；通过所述电荷存储层减少器件的饱和压降。

进一步的改进是，所述半导体衬底为硅衬底。

在所述硅衬底表面形成有硅外延层，所述漂移区直接由第一导电类型轻掺杂的所述硅外延层组成，所述阱区形成于所述漂移区表面的所述硅外延层中。

进一步的改进是，令各所述第二屏蔽多晶硅顶部对应的接触孔为屏蔽接触孔。

在各所述单元结构中，所述源极接触孔和最邻近的一个所述屏蔽接触孔合并成一个接触孔，最邻近的所述屏蔽接触孔外侧的所述屏蔽接触孔呈独立结构。

或者，在各所述单元结构中，所述源极接触孔和各所述屏蔽接触孔连接成一个整体结构。

进一步的改进是，一个所述单元结构中包括5个所述沟槽，在所述栅极结构的每一侧包括二个所述第二屏蔽电极结构。

进一步的改进是，所述沟槽的步进为1微米～3微米。

进一步的改进是，步骤十中，在背面减薄之后以及形成所述集电区之前，还包括进行第一导电类型重掺杂注入并进行退火在所述漂移区的底部表面形成有由第一导电类重掺杂区组成的电场中止层，后续形成的所述集电区位于所述电场中止层的背面。

进一步的改进是，所述电荷存储层的掺杂浓度至少大于所述漂移区的掺杂浓度的一个数量级。

进一步的改进是，所述igbt器件为n型器件，第一导电类型为n型，第二导电类型为p型；或者，所述igbt器件为p型器件，第一导电类型为p型，第二导电类型为n型。

本发明具有如下有益技术效果：

1、本发明对器件单元结构中的栅极结构的屏蔽结构做了特别的设置，在栅极结构的两侧设置有形成于沟槽中的屏蔽电极结构即第二屏蔽电极结构，再加上形成于栅极结构的沟槽底部的第一屏蔽电极结构，一起作用栅极结构的屏蔽电极，这种屏蔽电极结构由于是通过沟槽填充形成，有利于缩小器件的沟槽的步进，较小的沟槽步进能从而降低igbt器件的输入电容、输出电容和逆导电容，提高器件的开关速度；

2、本发明同时还将第一屏蔽电极结构对应的第一屏蔽多晶硅和第二屏蔽电极结构对应的第二屏蔽多晶硅都通过接触孔连接到金属源极，实现和发射区的短接，这样能降低栅电容，增强器件短路电流的能力，提高器件的抗冲击能力。

3、本发明还设置了电荷存储层，电荷存储层结合第二屏蔽电极结构能更好的防止集电区注入的少子进入到沟道区域中，从而能降低降低器件的饱和压降。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是本发明实施例第一实施例igbt器件的结构示意图；

图2是本发明实施例第二实施例igbt器件的结构示意图；

图3a-图3g是本发明第一实施例方法各步骤中器件的结构示意图。

具体实施方式

本发明实施例第一实施例igbt器件：

如图1所示，是本发明实施例第一实施例igbt器件的结构示意图，本发明第一实施例igbt器件包括：

漂移区1，由形成于半导体衬底(未显示)表面的第一导电类型轻掺杂区组成。

本发明实施例第一实施例中，所述半导体衬底为硅衬底；在所述硅衬底表面形成有硅外延层，所述漂移区1直接由第一导电类型轻掺杂的所述硅外延层组成，所述阱区2形成于所述漂移区1表面的所述硅外延层中。

第二导电类型掺杂的阱区2，形成于所述漂移区1表面。

在所述漂移区1的底部表面形成有由第二导电类重掺杂区组成的集电区9。

电荷存储层14，所述电荷存储层14形成于所述漂移区1的顶部区域且位于所述漂移区1和所述阱区2交界面的底部，所述电荷存储层14具有第一导电类重掺杂；所述电荷存储层14用于阻挡第二导电类载流子从所述漂移区1中进入到所述阱区2中。

多个沟槽101，各所述沟槽101穿过所述阱区2和所述电荷存储层14且各所述沟槽101的进入到所述漂移区1中；一个所述igbt器件的单元结构中包括一个栅极结构以及形成于所述栅极结构两侧的第二屏蔽电极结构，在所述栅极结构的每一侧包括至少一个所述第二屏蔽电极结构。

所述栅极结构包括形成于一个对应的所述沟槽101中的第一屏蔽多晶硅4a和多晶硅栅6的叠加结构，所述第一屏蔽多晶硅4a组成第一屏蔽电极结构。

所述多晶硅栅6位于所述第一屏蔽多晶硅4a的顶部，所述第一屏蔽多晶硅4a和对应的所述沟槽101的底部表面和侧面之间通过第一屏蔽介质层3a隔离3a，所述第一屏蔽多晶硅4a和所述多晶硅栅6之间通过多晶硅间介质层5a隔离，所述多晶硅栅6和所述沟槽101的侧面之间通过栅介质层5隔离。

所述第二屏蔽电极结构由填充于所述栅极结构两侧的所述沟槽101中的第二屏蔽多晶硅4b组成。

所述第二屏蔽多晶硅4b和对应的所述沟槽101的底部表面和侧面之间通过第二屏蔽介质层3b隔离。

所述第一屏蔽介质层3a和所述第二屏蔽介质层3b的工艺条件相同且同时形成，所述第一屏蔽多晶硅4a和所述第二屏蔽多晶硅4b的工艺条件相同且同时形成。

被所述多晶硅栅6侧面覆盖的所述阱区2的表面用于形成沟道。

由第一导电类型重掺杂的发射区7形成在所述多晶硅栅6两侧的所述阱区2的表面。

所述多晶硅栅6通过顶部对应的接触孔连接到由正面金属层12组成的金属栅极，所述接触孔穿过层间膜10。

所述发射区通过顶部的对应的接触孔连接到由正面金属层12组成的金属源极；令所述发射区顶部对应的接触孔为源极接触孔11，所述源极接触孔11还和穿过所述发射区和所述阱区2接触。

本发明第一实施例中，由图1所示可知，在各所述单元结构中，所述源极接触孔11和各所述屏蔽接触孔连接成一个整体结构。

所述第一屏蔽多晶硅4a和所述第二屏蔽多晶硅4b也分布通过对应的接触孔连接到所述金属源极。

在所述集电区9的底部表面形成有由背面金属层13组成的金属集电极。

通过形成于所述栅极结构两侧的具有沟槽101式结构的所述第二屏蔽电极结构降低igbt器件的沟槽101的步进，从而降低igbt器件的输入电容、输出电容和逆导电容，提高器件的开关速度；通过将所述第一屏蔽多晶硅4a和所述第二屏蔽多晶硅4b和所述金属源极短接提高器件的短路电流能力；通过所述电荷存储层14减少器件的饱和压降。

图1中，一个所述单元结构中包括5个所述沟槽101，在所述栅极结构的每一侧包括二个所述第二屏蔽电极结构，在其他实施例中，也能改变所述栅极结构和对应的所述第二屏蔽电极结构的数量和位置。

所述沟槽101的步进为1微米～3微米，所述沟槽101的步进如图3a中的d1所示。

在所述漂移区1和所述集电区9之间形成有由第一导电类型重掺杂区组成的电场中止层8。

本发明第一实施例中，所述igbt器件为n型器件，第一导电类型为n型，第二导电类型为p型。在其他实施例中也能为：所述igbt器件为p型器件，第一导电类型为p型，第二导电类型为n型。

本发明第一实施例具有如下有益技术效果：

1、本发明第一实施例对器件单元结构中的栅极结构的屏蔽结构做了特别的设置，在栅极结构的两侧设置有形成于沟槽101中的屏蔽电极结构即第二屏蔽电极结构，再加上形成于栅极结构的沟槽101底部的第一屏蔽电极结构，一起作用栅极结构的屏蔽电极，这种屏蔽电极结构由于是通过沟槽101填充形成，有利于缩小器件的沟槽101的步进，较小的沟槽101步进能从而降低igbt器件的输入电容、输出电容和逆导电容，提高器件的开关速度；

2、本发明第一实施例同时还将第一屏蔽电极结构对应的第一屏蔽多晶硅4a和第二屏蔽电极结构对应的第二屏蔽多晶硅4b都通过接触孔连接到金属源极，实现和发射区的短接，这样能降低栅电容，增强器件短路电流的能力，提高器件的抗冲击能力。

3、本发明第一实施例还设置了电荷存储层14，电荷存储层14结合第二屏蔽电极结构能更好的防止集电区9注入的少子进入到沟道区域中，从而能降低降低器件的饱和压降。

本发明第二实施例igbt器件：

如图2所示，是本发明实施例第二实施例igbt器件的结构示意图，本发明第二实施例igbt器件包括：

本发明第二实施例器件和本发明第一实施例器件的区别之处为，本发明第二实施例器件中，在各所述单元结构中，所述源极接触孔11和最邻近的一个所述屏蔽接触孔合并成一个接触孔，最邻近的所述屏蔽接触孔外侧的所述屏蔽接触孔11a呈独立结构。

本发明第一实施例方法：

如图3a至图3g所示，是本发明第一实施例方法各步骤中器件的结构示意图，本发明第一实施例igbt器件的制造方法包括如下步骤：

步骤一、如图3a所示，提供一半导体衬底，在所述半导体衬底表面形成由第一导电类型轻掺杂区组成的漂移区1。

所述半导体衬底为硅衬底。

在所述硅衬底表面形成有硅外延层，所述漂移区1直接由第一导电类型轻掺杂的所述硅外延层组成，所述阱区2形成于所述漂移区1表面的所述硅外延层中。

步骤二、如图3a所示，在所述半导体衬底中形成多个沟槽101。

一个所述单元结构中包括5个所述沟槽101，在所述栅极结构的每一侧包括二个所述第二屏蔽电极结构。

所述沟槽101的步进d1为1微米～3微米。

步骤三、如图3b所示，在各所述沟槽101的底部表面和侧面形成第一介质层3。

如图3c所示，之后再在各所述沟槽101中填充第一多晶硅层4，将所述第一多晶硅层4回刻到和所述半导体衬底表面相平。

步骤四、如图3d所示，采用光刻工艺将栅极结构的形成区域打开，将所述栅极结构的形成区域的所述沟槽101顶部的所述第一多晶硅层4和所述第一介质层3去除。

步骤五、如图3d所示，在所述栅极结构的形成区域的所述沟槽101的顶部侧面形成栅介质层5以及所述第一多晶硅层4的顶部表面形成多晶硅间介质层5a。

步骤六、如图3d所示，在所述栅极结构的形成区域的所述沟槽101的顶部填充第二多晶硅层6，由所述第二多晶硅层6组成多晶硅栅6；所述多晶硅栅6底部的所述第一多晶硅层4为第一屏蔽多晶硅4a并组成第一屏蔽电极结构，所述第一屏蔽多晶硅4a侧面的所述第一介质层3为第一屏蔽介质层3a。

在所述栅极结构两侧的所述沟槽101中的所述第一多晶硅层4为第二屏蔽多晶硅4b并组成第二屏蔽电极结构，所述第二屏蔽多晶硅4b侧面的所述第一介质层3为第二屏蔽介质层3b。

一个所述igbt器件的单元结构中包括一个所述栅极结构以及形成于所述栅极结构两侧的所述第二屏蔽电极结构，在所述栅极结构的每一侧包括至少一个所述第二屏蔽电极结构。

步骤七、如图3e所示，在所述漂移区1表面依次形成电荷存储层14和第二导电类型掺杂的阱区2。

所述阱区2位于所述漂移区1表面。

所述电荷存储层14位于所述漂移区1的顶部区域且位于所述漂移区1和所述阱区2交界面的底部，所述电荷存储层14具有第一导电类重掺杂；所述电荷存储层14用于阻挡第二导电类载流子从所述漂移区1中进入到所述阱区2中。

各所述沟槽101穿过所述阱区2和所述电荷存储层14且各所述沟槽101的进入到所述漂移区1中；被所述多晶硅栅6侧面覆盖的所述阱区2的表面用于形成沟道。

所述电荷存储层14的掺杂浓度至少大于所述漂移区1的掺杂浓度的一个数量级。

步骤八、如图3f所示，采用光刻定义加第一导电类型重掺杂离子注入工艺在所述多晶硅栅6两侧的所述阱区2的表面形成发射区7。

步骤九、如图3g所示，形成层间膜10。如图1所示，接触孔、正面金属层12，所述接触孔穿过所述层间膜10；对所述正面金属层12进行图形化形成金属栅极和金属源极。

所述多晶硅栅6通过顶部对应的接触孔连接到所述金属栅极。

所述发射区通过顶部的对应的接触孔连接到所述金属源极；令所述发射区顶部对应的接触孔为源极接触孔11，所述源极接触孔11还和穿过所述发射区和所述阱区2接触。

所述第一屏蔽多晶硅4a和所述第二屏蔽多晶硅4b也分布通过对应的接触孔连接到所述金属源极。

步骤十、如图1所示，对所述半导体衬底进行背面减薄，进行第二导电类型重掺杂注入并进行退火在所述漂移区1的底部表面形成有由第二导电类重掺杂区组成的集电区9。

更优选择为，在背面减薄之后以及形成所述集电区9之前，还包括进行第一导电类型重掺杂注入并进行退火在所述漂移区1的底部表面形成有由第一导电类重掺杂区组成的电场中止层8，后续形成的所述集电区9位于所述电场中止层8的背面。

步骤十一、如图1所示，在所述集电区9的底部表面形成由背面金属层13组成的金属集电极。

通过形成于所述栅极结构两侧的具有沟槽101式结构的所述第二屏蔽电极结构降低igbt器件的沟槽101的步进，从而降低igbt器件的输入电容、输出电容和逆导电容，提高器件的开关速度；通过将所述第一屏蔽多晶硅4a和所述第二屏蔽多晶硅4b和所述金属源极短接提高器件的短路电流能力；通过所述电荷存储层14减少器件的饱和压降。

令各所述第二屏蔽多晶硅4b顶部对应的接触孔为屏蔽接触孔。在各所述单元结构中，所述源极接触孔11和各所述屏蔽接触孔连接成一个整体结构。通过对所述接触孔的结构进行更改就能得到图2所示的本发明第二实施例器件的结构，即：在各所述单元结构中，所述源极接触孔11和最邻近的一个所述屏蔽接触孔合并成一个接触孔，最邻近的所述屏蔽接触孔外侧的所述屏蔽接触孔呈独立结构。

本发明第一实施例方法中，所述igbt器件为n型器件，第一导电类型为n型，第二导电类型为p型。在其他实施例方法中也能为：所述igbt器件为p型器件，第一导电类型为p型，第二导电类型为n型。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。