电容孔的制备过程中的叠层结构层及电容孔结构的制作方法

本实用新型属于半导体器件制造技术领域，特别是涉及一种基于间距倍增的半导体存储器电容孔的制备过程中的叠层结构层及半导体存储器电容孔结构。

背景技术：

动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管；晶体管的栅极与字线相连、晶体管的漏极/源极与位线相连、晶体管的源极/漏极与电容器相连；字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。

随着半导体行业的发展，许多因素(包含现代电子设备中对提高的便携性、计算能力、存储容量以及能量效率的需求)，集成电路的尺寸不断减小。为了有助于此尺寸减小，继续研究减小集成电路的组成特性的尺寸的方法，上述组成特征的实例包含电容器、电触点、互连线以及其它电气装置等。减小特征尺寸的趋势在存储器电路或装置中是非常明显的，其中，存储器电路或装置例如是动态随机存储器(DRAM)或静态随机存储器(SRAM)等。

对不断减小特征尺寸的需求越来越高，相应对用于形成所述特征的技术提出要求也越来越高，另外，间距的概念可用于描述这些特征的尺寸，间距是两个相邻特征中的相同的点之间的距离。目前，某些光致抗蚀剂材料仅对某些波长做出反应，可使用的一种常见波长范围是紫外线(UV)范围，因为许多光致抗蚀剂材料选择性的对特定波长做出反应，所以光刻技术每一者都具有最小间距，然而，在在所述最小间距以下，特定的光刻技术不能可靠的形成特征，此最小间距通常由可与所述一起使用的光波长来确定，因此，光刻技术的最小间距可能限制特征尺寸减小。因此，需要减小集成电路的尺寸并增加计算机芯片上的电气装置阵列的可操作密度，需要提供形成较小特征的改进方法、用于增加特征密度的改进的方法、将产生更高效阵列的方法以及将在不损害特征分辨度的情况下提供更紧凑阵列的技术。

因此，如何提供一种基于间距倍增的半导体存储器电容孔的制备过程中的叠层结构层及半导体存储器电容孔结构，以解决现有技术中的上述问题实属必要。

技术实现要素：

鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种半导体存储器电容孔的制备过程中的叠层结构层及半导体存储器电容孔结构，用于解决现有技术中尺寸微缩的半导体结构难以制备、尺寸不均匀以及刻蚀高深宽比的半导体结构所述存在的尺寸等缺陷等问题。

为实现上述目的及其他相关目的，本实用新型提供一种半导体存储器电容孔的制备过程中的叠层结构层，包括：

半导体衬底；

辅助叠层结构，其中，所述辅助叠层结构包括刻蚀停止层以及位于所述刻蚀停止层上的至少一层介质层和至少一层支撑层，且所述刻蚀停止层位于所述半导体衬底的表面；及

图形化的多晶硅层，所述图形化的多晶硅层形成于所述辅助叠层结构表面，包括若干个沿第一方向平行间隔排布的第一间距倍增单元以及若干个沿第二方向平行间隔排布的第二间距倍增单元，其中，所述第二方向与所述第一方向之间具有一相交角度，相邻所述第一间距倍增单元之间产生一第一间隙，相邻所述第二间距倍增单元之间产生一第二间隙。

作为本实用新型的一种优选方案，所述半导体存储器电容孔的制备过程中的叠层结构层还包括一图形转移硬掩膜层，所述图形转移硬掩膜层用于形成所述图形化的多晶硅层，其中，所述图形转移硬掩膜层包括可灰化硬掩膜层(AHM)及类金刚石薄膜层(DLC)，且所述类金刚石薄膜层位于所述可灰化硬掩膜层上。

作为本实用新型的一种优选方案，所述相交角度包括60°；所述第一间距倍增单元呈等间距平行间隔排布，所述第二间距倍增单元呈等间距平行间隔排布；所述第一间距倍增单元的宽度与所述第二间距倍增单元的宽度相等；所述第一间隙与所述第二间隙相等。

作为本实用新型的一种优选方案，所述介质层包括底层介质层、中间介质层及顶层介质层，所述支撑层包括底层支撑层、中间支撑层及顶层支撑层，其中，所述底层介质层、所述底层支撑层、所述中间介质层、所述中间支撑层、所述顶层介质层及所述顶层支撑层自下而上依次叠置。

作为本实用新型的一种优选方案，相邻所述第一间隙之间的差值小于2nm，相邻所述第二间隙的差值小于2nm。

本实用新型还提供一种半导体存储器电容孔结构，所述半导体存储器电容孔结构包括采用如权利要求1所述的半导体存储器电容孔的制备过程中的叠层结构层，且基于所述图形化的多晶硅层刻蚀所述辅助叠层结构形成的半导体器件层，其中，所述半导体器件层位于所述半导体衬底上，且具有若干个均匀间隔排布的刻蚀形成的半导体存储器电容孔。

作为本实用新型的一种优选方案，所述半导体存储器电容孔沿刻蚀方向向内倾斜的倾斜角度小于20°，沿刻蚀方向向外倾斜的倾斜角度小于15°。

本实用新型提供一种基于间距倍增的半导体结构层的制备方法，包括如下步骤：

1)提供一半导体基底，于所述半导体基底上形成一多晶硅层，并于所述多晶硅层上依次形成第一掩膜层、第二掩膜层、迁移材料层以及第三掩膜层；

2)于所述第三掩膜层上形成沿第一方向排布的第一图案层，所述第一图案层包括若干个平行间隔排布的第一图案单元；

3)于所述第一图案单元的顶部、侧壁以及在所述第一图案单元周围的所述第三掩膜层表面沉积形成第一侧壁层；

4)刻蚀去除位于所述第一图案单元顶部及位于所述第一图案单元周围的所述第三掩膜层表面的所述第一侧壁层的第一横向部位，并进一步去除所述第一图案层，以形成第二图案层，所述第二图案层包括若干个平行间隔排布的第二图案单元，所述第二图案单元由位于所述第一图案单元侧壁上的所述第一侧壁层的第一纵向部位构成；

5)依次刻蚀所述第三掩膜层以及部分所述迁移材料层，以将所述第二图案层的图案转移至所述迁移材料层上；

6)于刻蚀后的所述迁移材料层上形成第四掩膜层，并于所述第四掩膜层上形成沿第二方向排布的第三图案层，所述第二方向与所述第一方向之间具有一相交角度，所述第三图案层包括若干个平行间隔排布的第三图案单元；

7)于所述第三图案单元的顶部、侧壁以及在所述第三图案单元周围的所述第四掩膜层表面沉积形成第二侧壁层；

8)刻蚀去除位于所述第二图案单元顶部及位于所述第二图案单元周围的所述第四掩膜层表面的所述第二侧壁层的第二横向部位，并进一步去除所述第三图案层，以形成第四图案层，所述第四图案层包括若干个平行间隔排布的第四图案单元，所述第四图案单元由位于所述第三图案单元侧壁上的所述第二侧壁层的第二纵向部位构成，所述第二纵向部位和所述第一纵向部位互为交错为网形结构；

9)依次刻蚀所述第四掩膜层、所述迁移材料层以及所述第二掩膜层，以将所述第四图案层的图案及所述第二图案层的图案共同转移至所述第二掩膜层上；

10)以刻蚀后的所述第二掩膜层为掩膜刻蚀所述第一掩膜层，并以刻蚀后的所述第一掩膜层为掩膜刻蚀所述多晶硅层，得到图形化的多晶硅层，所述图形化的多晶硅层包括基于所述第二图案层转移形成的若干个平行间隔排布的第一间距倍增单元及基于所述第四图案层转移形成的若干个平行间隔排布的第二间距倍增单元，从而得到基于间距倍增的半导体结构层，其中，相邻所述第一间距倍增单元之间形成第一间隙，相邻所述第二间距倍增单元之间形成第二间隙；以及

11)基于所述图形化的多晶硅层，刻蚀所述半导体基底，并去除刻蚀后剩余的所述图形化的多晶硅层，以形成所述半导体存储器电容孔。

作为本实用新型的一种优选方案，步骤1)中，所述第二掩膜层包括可灰化硬掩膜层(AHM)及类金刚石薄膜层(DLC)，且所述类金刚石薄膜层位于所述可灰化硬掩膜层上。

作为本实用新型的一种优选方案，步骤2)还包括：形成所述第一图案层之前，于所述第三掩膜层表面形成一抗反射层，且形成所述第一图案层的具体步骤包括：于所述抗反射层表面形成一光刻胶层，并对所述光刻胶层进行曝光显影，以形成所述第一图案层。

作为本实用新型的一种优选方案，步骤4)还包括：形成所述第二图案层的过程中，同时刻蚀去除相邻所述第一图案单元之间的间隙所对应的部分所述抗反射层；且步骤5)还包括：刻蚀所述第三掩膜层之前，刻蚀剩余的所述抗反射层以转移所述第二图案层的图案，其中，刻蚀剩余的所述抗反射层的工艺参数包括：刻蚀气体包括O2、N2和He中的至少一种，刻蚀压力介于1mT～20mT之间，源功率介于800W～1300W之间，偏压功率介于50W～200W之间。

作为本实用新型的一种优选方案，步骤3)形成所述第一图案层的过程中，控制曝光显影得到的所述第一图案单元的宽度达到一预设曝光标准，所述预设曝光标准依据所述第一方向上相邻所述第一间距倍增单元之间的间隙设定，以提高得到的所述半导体结构层的尺寸均匀性，其中，所述预设曝光标准包括所述第一图案单元的宽度小于相邻所述第一间距倍增单元之间的间隙，且二者的差值介于1nm～6nm之间；达到所述预设曝光标准的方式包括通过控制显影能量进行调节以及通过分辨率增强光刻辅助化学收缩(RELACS)进行调节中的任意一种。

作为本实用新型的一种优选方案，步骤2)还包括：形成所述第一图案层之后，对所述第一图案层的所述第一图案单元进行修饰。

作为本实用新型的一种优选方案，控制进行所述修饰得到的所述第一图案单元的宽度达到一预设修饰标准，且所述预设修饰标准依据所述第一方向上相邻所述第一间距倍增单元之间的间隙设定，以提高得到的所述半导体结构层的尺寸均匀性，其中，所述预设修饰标准包括所述第一图案单元的宽度小于相邻所述第一间距倍增单元之间的间隙，且二者的差值介于1nm～6nm之间；达到所述预设修饰标准的方式包括获取曝光显影得到的所述第一图案单元的尺寸，并反馈到所述修饰工艺，以通过调整所述修饰工艺的时间进行调节。

作为本实用新型的一种优选方案，控制步骤4)刻蚀得到的所述第二图案单元的宽度达到一预设刻蚀标准，且所述预设刻蚀标准依据所述第一方向上所述第一间距倍增单元的宽度设定，以提高得到的所述半导体结构层的尺寸均匀性，其中，所述预设刻蚀标准包括所述第二图案单元的宽度大于所述第一间距倍增单元的宽度，且二者的差值介于1nm～3nm之间；达到所述刻蚀预设标准的方式包括测量相邻所述第二图案单元之间间隙的差值，并将其反馈到所述修饰的工艺，以通过控制所述修饰工艺的偏压功率进行调节。

作为本实用新型的一种优选方案，步骤3)中，控制形成的所述第一侧壁层的厚度达到一预设沉积标准，且所述预设沉积标准依据所述第一方向上所述第一间距倍增单元的宽度设定，以提高得到的所述半导体结构层的尺寸均匀性，其中，所述预设沉积标准包括形成于所述第一图案单元侧壁上的所述第一侧壁层的厚度大于得到的所述第一间距倍增单元宽度，且二者的差值介于1nm～3nm之间；达到所述预设沉积标准的方式包括通过控制所述第一侧壁层沉积时间进行调节。

作为本实用新型的一种优选方案，步骤4)，在形成所述第二图案层的工艺中具体包括：

3-1)刻蚀去除所述第一图案单元顶部及所述第一图案单元周围的所述第三掩膜层表面的部分所述第一侧壁层，其中，刻蚀气体至少包括CF4和CHF3的其中一种，刻蚀压力介于1mT～20mT之间，源功率介于300W～700W之间，偏压功率介于10W～150W之间；及

3-2)刻蚀去除所述第一图案层，刻蚀气体至少包括O2、N2和He的其中一种，刻蚀压力介于5mT～20mT之间，源功率介于200W～600W之间，偏压功率介于200W～600W之间。

作为本实用新型的一种优选方案，步骤1)中，所述第三掩膜层包括可灰化硬掩膜层(AHM)，步骤5)中，刻蚀所述第三掩膜层的工艺参数包括：刻蚀气体至少包括O2、碳氧流(COS)、N2和Ar的其中一种，刻蚀压力介于1mT～20mT之间，源功率介于200W～1000W之间，偏压功率介于200W～500W之间。

作为本实用新型的一种优选方案，步骤1)中，所述迁移材料层包括富氧介质抗反射层(富氧DARC层)及富硅介质抗反射层(富硅DARC层)，且所述富氧介质抗反射层位于所述富硅介质抗反射层上，步骤5)中所述第二图案层的图案转移至所述富氧介质抗反射层上。

作为本实用新型的一种优选方案，步骤5)中，刻蚀所述富氧介质抗反射层以转移所述第二图案层的图案的刻蚀工艺参数包括：刻蚀气体至少包括CF4和CHF3的其中一种，刻蚀压力介于2mT～20mT之间，源功率介于200W～800W之间，偏压功率介于50W～200W之间。

作为本实用新型的一种优选方案，所述第二图案层的图案和第四图案层的图案在步骤9)中于所述迁移材料层的所述富氧介质抗反射层上交汇，且步骤9)继续刻蚀所述富硅介质抗反射层以及所述第二掩膜层的过程中，通过调整刻蚀时间及刻蚀气体流量中的至少一者，以使得所述第二掩膜层上对应转移的所述第二图案单元图形之间的间距与对应转移的所述第四图案单元图形之间的间距达到一预设转移标准，以提高得到的所述半导体结构层的尺寸均匀性。

作为本实用新型的一种优选方案，所述预设转移标准包括控制所述第二掩膜层上对应转移的所述第二图案单元图形之间的间距与对应转移的所述第四图案单元图形之间的间距的差值小于2.5nm，其中，调整的所述刻蚀气体包括SF6及碳氧流(COS)中的至少一种。

作为本实用新型的一种优选方案，步骤6)中还包括：形成所述第四掩膜层之前，于刻蚀后的所述迁移材料层上形成一半导体衬层，所述第四掩膜层形成于所述半导体衬层上；且形成所述第三图案层的具体步骤包括：于所述第四掩膜层表面形成一光刻胶层，并对所述光刻胶层进行曝光显影，以形成所述第三图案层。

作为本实用新型的一种优选方案，步骤8)中还包括：形成所述第四图案层的过程中，同时刻蚀去除所述第四图案单元之间的间隙所对应的部分所述第四掩膜层，以将所述第四图案层的图案转移至所述第四掩膜层上，且将所述第四图案层的图案转移至所述第四掩膜层上后，还包括采用湿法刻蚀工艺去除所述第四图案层的步骤；其中，步骤9)还包括：刻蚀所述迁移材料层之前，刻蚀剩余的所述第四掩膜层及刻蚀所述半导体衬层。

作为本实用新型的一种优选方案，所述半导体衬层包括抗反射层(ARC层)；所述第四掩膜层包括富氧介质抗反射层(富氧DARC层)。

作为本实用新型的一种优选方案，步骤9)中，刻蚀剩余的所述第四掩膜层的工艺参数包括：刻蚀气体至少包括CF4和CHF3的其中一种，刻蚀压力介于2mT～20mT之间，源功率介于200W～800W之间，偏压功率介于50W～200W之间；采用湿法刻蚀工艺去除所述第四图案层的刻蚀液包括HF液体；刻蚀所述半导体衬层的工艺参数包括：刻蚀气体至少包括O2、N2和He的其中一种，刻蚀压力介于1mT～20mT之间，源功率介于800W～1300W之间，偏压功率介于50W～200W之间；刻蚀所述迁移材料层的工艺参数包括：刻蚀气体至少包括CF4和CHF3的其中一种，刻蚀压力介于2mT～20mT之间，源功率介于200W～800W之间，偏压功率介于50W～200W之间；刻蚀所述第二掩膜层的工艺参数包括：刻蚀气体至少包括O2、COS、N2和Ar的其中一种，刻蚀压力介于1mT～20mT之间，源功率介于200W～1000W之间，偏压功率介于200W～500W之间。

作为本实用新型的一种优选方案，步骤6)形成所述第三图案层的过程中，控制曝光显影得到的所述第三图案单元的宽度达到一预设曝光标准，且所述预设曝光标准依据所述第二方向上相邻所述第二间距倍增单元之间的间隙设定，以提高得到的所述半导体结构层的尺寸均匀性，其中，所述预设曝光标准包括所述第三图案单元的宽度小于相邻所述第二间距倍增单元之间的间隙，且二者的差值介于1nm～6nm之间；达到所述预设曝光标准的方式包括通过控制显影能量进行调节以及通过分辨率增强光刻辅助化学收缩(RELACS)进行调节中的任意一种。

作为本实用新型的一种优选方案，步骤6)还包括：形成所述第三图案层之后：对所述第三图案层的所述第三图案单元进行修饰。

作为本实用新型的一种优选方案，控制所述修饰得到的所述第三图案单元的宽度达到一预设修饰标准，且所述预设修饰标准依据所述第二方向上相邻所述第二间距倍增单元之间的间隙设定，以提高得到的所述半导体结构层的尺寸均匀性，其中，所述预设修饰标准包括所述第三图案单元的宽度小于相邻所述第二间距倍增单元之间的间隙，且二者的差值介于1nm～6nm之间；达到所述预设修饰标准的方式包括获取曝光显影得到的所述第三图案单元的尺寸，并反馈到所述修饰工艺，通过调整所述修饰工艺的时间进行调节。

作为本实用新型的一种优选方案，控制步骤8)刻蚀得到的所述第四图案单元的宽度达到一预设刻蚀标准，且所述预设刻蚀标准依据所述第二方向上所述第二间距倍增单元的宽度设定，以提高得到的所述半导体结构层的尺寸均匀性，其中，所述预设刻蚀标准包括所述第四图案单元的宽度大于所述第二间距倍增单元的宽度，且二者的差值介于1nm～3nm之间；达到所述预设刻蚀标准的方式包括测量相邻所述第四图案单元之间间隙的差值，并将其反馈到所述修饰的工艺，以通过控制所述修饰工艺的偏压功率进行调节。

作为本实用新型的一种优选方案，步骤7)中，控制形成的所述第二侧壁层的厚度达到一预设沉积标准，且所述预设沉积标准依据所述第二方向上所述第二间距倍增单元的宽度设定，以提高得到的所述半导体结构层的尺寸均匀性；所述预设沉积标准包括形成于所述第三图案单元侧壁上的所述第二侧壁层的厚度大于得到的所述第二间距倍增单元宽度，且二者的差值介于1nm～3nm之间；达到所述预设沉积标准的方式包括通过控制所述第一侧壁层沉积时间进行调节。

作为本实用新型的一种优选方案，步骤1)中，所述第一掩膜层包括氧化硅层；步骤10)中，刻蚀所述第一掩膜层的工艺参数包括：刻蚀气体至少包括Ar、C4F8和O2的其中之一，刻蚀压力介于7mT～20mT之间，低频功率介于700W～1300W之间，高频功率介于3000W～5000W之间；刻蚀所述多晶硅层的工艺参数包括：刻蚀气体至少包括HBr、NF3和O2的其中之一，低频功率介于200W～600W之间，高频功率介于700W～1600W之间。

作为本实用新型的一种优选方案，步骤1)中，所述半导体基底包括半导体衬底、位于所述半导体衬底上的刻蚀停止层以及位于所述刻蚀停止层上的至少一层介质层和至少一层支撑层，其中，步骤11)具体包括：

基于所述图形化的多晶硅层，刻蚀所述支撑层、所述介质层以及所述刻蚀停止层，以形成所述半导体存储器电容孔，并去除刻蚀后剩余的所述图形化的多晶硅层，得到位于所述半导体衬底上的半导体器件层，从而获得半导体器件结构，所述半导体器件结构包括所述半导体衬底以及所述半导体器件层。

作为本实用新型的一种优选方案，刻蚀所述支撑层、所述介质层以及所述刻蚀停止层的过程中，所述半导体基底的外围设置有一边缘环，当所述边缘环的高度与所述半导体基底的高度不同时，所述半导体基底表面形成形变等离子体鞘层，其中，通过对刻蚀工艺及刻蚀设备中的至少一者进行调整，以改善所述形变等离子体鞘层对形成所述半导体器件层过程中刻蚀方向的影响。

作为本实用新型的一种优选方案，当所述边缘环的高度大于所述半导体基底的高度时，通过降低所述边缘环高度、提高所述刻蚀设备上下电极之间的间距以及提高所述边缘环向外侧倾斜的倾斜度中的至少一种方式，以改善所述形变等离子体鞘层导致所述刻蚀方向向外偏移的缺陷。

作为本实用新型的一种优选方案，降低所述边缘环高度的方式包括：在刻蚀以形成所述半导体器件层之前对所述边缘环进行刻蚀，对所述边缘环进行刻蚀的刻蚀气体至少包括CH4。

作为本实用新型的一种优选方案，当所述边缘环的高度小于所述半导体基底的高度时，通过缩短机台维护周期、降低所述刻蚀设备上下电极之间的间距以及增加所述半导体基底边缘的刻蚀气体流量中的至少一种方式，以改善所述形变等离子体鞘层导致所述刻蚀方向向内偏移的缺陷。

作为本实用新型的一种优选方案，采用脉冲射频刻蚀的方式刻蚀所述支撑层、所述介质层以及所述刻蚀停止层，其中，所述脉冲射频刻蚀的刻蚀周期包括脉冲开启一次及脉冲关闭一次，所述脉冲开启时进行刻蚀，所述脉冲关闭时排出副产物，所述脉冲开启的时间占所述脉冲射频刻蚀的刻蚀周期的10％～90％。

作为本实用新型的一种优选方案，刻蚀所述支撑层、所述介质层以及所述刻蚀停止层的过程中，还包括：对刻蚀前后的所述待刻蚀结构的重量进行测量，以计算出需要刻蚀去除的重量，并通过刻蚀气体的流量的控制对刻蚀去除重量进行管理，其中，所控制的所述刻蚀气体包括O2及C4F6中至少一种。

作为本实用新型的一种优选方案，所述介质层包括底层介质层、中间介质层及顶层介质层，所述支撑层包括底层支撑层、中间支撑层及顶层支撑层，其中，所述底层介质层、所述底层支撑层、所述中间介质层、所述中间支撑层、所述顶层介质层及所述顶层支撑层自下而上依次叠置。

作为本实用新型的一种优选方案，所述底层介质层包括磷掺杂氧化硅层(PSG)、硼磷掺杂氧化硅层(BPSG)及氟掺杂氧化硅层(FSG)中的至少一种；所述中间介质层包括磷掺杂氧化硅层、硼磷掺杂氧化硅层及氟掺杂氧化硅层中的至少一种；所述顶层介质层包括氧化硅层；所述支撑层包括氮化硅层；所述刻蚀停止层包括氮化硅层。

作为本实用新型的一种优选方案，所述刻蚀停止层的厚度介于10nm～80nm之间；所述底层介质层的厚度介于100nm～600nm之间，所述中间介质层的厚度介于300nm～1000nm之间，所述顶层介质层的厚度介于300nm～1000nm之间；所述底层支撑层的厚度介于30nm～100nm之间，所述中间支撑层的厚度介于10nm～80nm之间，所述顶层支撑层的厚度介于20nm～200nm之间；其中，刻蚀所述支撑层的工艺参数包括：刻蚀气体至少包括C4F8、CHF3、CF4和CH2F2中的其中一种，刻蚀压力介于7mT～20mT之间，低频功率介于1000W～4000W之间，高频功率介于500W～3500W之间；刻蚀所述介质层的工艺参数包括：刻蚀气体至少包括O2、C4F6和NF3的其中一种，刻蚀压力介于7mT～20mT之间，低频功率介于5000W～10000W之间，高频功率介于2000W～9000W之间；刻蚀所述刻蚀停止层的工艺参数包括：刻蚀气体至少包括Cl2，刻蚀压力介于10mT～40mT之间，源功率介于500W～2000W之间，偏压功率介于10W～200W之间。

作为本实用新型的一种优选方案，步骤10)中，相邻所述第一间隙之间的差值小于2nm，相邻所述第二间隙的差值小于2nm；步骤11)中，刻蚀所述半导体基底的过程中，刻蚀方向向内倾斜的倾斜角度小于20°，刻蚀方向向外倾斜的倾斜角度小于15°。

如上所述，本实用新型的半导体存储器电容孔制备过程中的叠层结构层及半导体电容孔结构，具有以下有益效果：

本实用新型的基于间距倍增的半导体结构层制备中利用两个方向分别形成侧壁层(spacer)进行图形加倍，基于这种间距加倍技术，可以在35nm及以下制程中达到图形微缩，进一步，本实用新型通过控制制备过程中双方向的尺寸，以达到间距加倍图形的良好的均匀性，同时，基于该技术进一步制备半导体器件结构中，如在制备高深宽比的电容孔的过程中，通过刻蚀工艺以及刻蚀设备等改进，克服了相关微负载、深孔图形向外倾斜以及向内倾斜等缺陷，另外，本实用新型还对结构层进行改进，从而达到更好的选择比，改善电容尺寸缺陷，提高良率。

附图说明

图1显示为本实用新型提供的半导体存储器电容孔的制备工艺流程图。

图2～35显示为本实用新型提供的半导体存储器电容孔制备中各步骤结构示意图。

图36显示为现有技术中的微负载效应。

图37显示为现有技术中深孔图形向外偏移缺陷。

图38显示为现有技术中深孔图形向内偏移缺陷。

图39显示为现有技术中微负载效应与深孔图形向外偏移缺陷。

图40显示为现有技术中微负载效应与深孔图形向内偏移缺陷。

元件标号说明

100 半导体基底

101 多晶硅层

102 第一掩膜层

103 第二掩膜层

103a 可灰化硬掩膜层

103b 类金刚石薄膜层

104 迁移材料层

104a 富硅介质抗反射层

104b 富氧介质抗反射层

105 第三掩膜层

106 抗反射层

107 光刻胶层

108 第一图案层

108a 第一图案单元

109 第一侧壁层

109a 第一横向部位

109b 第一纵向部位

110 第二图案层

110a 第二图案单元

111 刻蚀后的抗反射层

112 刻蚀后的第三掩膜层

113 刻蚀后的迁移材料层

114 半导体衬层

115 第四掩膜层

116 光刻胶层

117 第三图案等

117a 第三图案单元

118 第二侧壁层

118a 第二横向部位

118b 第二纵向部位

119 第四图案层

119a 第四图案单元

120 刻蚀后的第四掩膜层

121 刻蚀后的类金刚石薄膜层

122 刻蚀后的可灰化硬掩膜层

123 刻蚀后的第一掩膜层

124 刻蚀后的多晶硅层

124a 第一间距倍增单元

124b 第二间距倍增单元

200 半导体衬底

201 刻蚀阻挡层

202 底层介质层

203 底层支撑层

204 中间介质层

205 中间支撑层

206 顶层介质层

207 顶层支撑层

300 半导体器件层

300a 电容支撑层

300b 电容孔

400 辅助叠层结构

S1～S11 步骤1)～步骤11)

具体实施方式

以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。

请参阅图1至图40。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，虽图示中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

如图1～35所示，本实用新型提供一种基于间距倍增的半导体结构层的制备方法，包括步骤：

首先，如图1中的S1及图2～7所示，进行步骤1)，提供一半导体基底100，于所述半导体基底100上形成一多晶硅层101，并于所述多晶硅层101上依次形成第一掩膜层102、第二掩膜层103、迁移材料层104以及第三掩膜层105；

作为示例，步骤1)中，所述第二掩膜层103包括可灰化硬掩膜层(AHM)103a及类金刚石薄膜层(DLC)103b，且所述类金刚石薄膜层103b位于所述可灰化硬掩膜层103a上。

作为示例，步骤1)中，所述迁移材料层104包括富氧介质抗反射层(富氧DARC层)104b及富硅介质抗反射层(富硅DARC层)104a，且所述富氧DARC层104b位于所述富硅DARC层104a上，其中，步骤4)中所述第二图案层的图案转移至所述富氧介质抗反射层(富氧DARC层)104b上。

具体的，本实用新型提供一种基于间距倍增技术形成一半导体结构层的步骤，制备得到的半导体结构层包括一半导体基底100以及基于间距倍增技术将所述多晶硅层101图形化的图形层(刻蚀后的多晶硅层)124。其中，所述半导体基底100可以是单层的半导体材料层，如硅材料层，所述半导体基底100也可以是由多层材料层叠置形成的叠层材料层，例如，可以是构成某一半导体器件结构的材料层，另外，本实用新型得到的将所述多晶硅层101图形化的图形层可以作为一半导体掩膜层，可以基于被图形化的所述多晶硅层继续对所述半导体基底进行刻蚀，以将图形转移至所述半导体基底上，得到所需要的结构。另外，对于“间距”的概念，可用于描述半导体的特征尺寸，间距是两个相邻特征中的相同的点之间的距离，其中，间距倍增为在一固定间隔下间距数量倍数增加。

在本示例中，于所述半导体基底100表面沉积一层多晶硅层101，如图3所示，如采用化学气相沉积(CVD)工艺，所述多晶硅层101的厚度介于300nm～1000nm之间，可以作为后续刻蚀半导体基底的掩膜层；接着，于所述多晶硅层101的表面沉积一层第一掩膜层102，如图4所示，所述第一掩膜层102作为刻蚀所述多晶硅层101的掩膜层，其可以是氧化硅层，所述第一掩膜层102的厚度介于100nm～500nm之间，优选介于200nm～300nm之间。

接着，在所述第一掩膜层102的表面沉积第二掩膜层103，如图5所示，优选地，本示例中选择所述第二掩膜层103包括两层材料层叠置的叠层结构，包括可灰化硬掩膜层(AHM，Ashable hard mask carbon)103a及位于其上表面的类金刚石薄膜层(DLC，Diamond like carbon)103b，其中，所述可灰化硬掩膜层103a的厚度介于50nm～200nm之间，优选介于100nm～150nm之间，所述类金刚石薄膜层103b的厚度介于200nm～300nm之间，优选介于120nm～180nm之间；进一步优选，所述类金刚石薄膜层103b的厚度大于所述可灰化硬掩膜层103a的厚度，本示例将所述第二掩膜层103进行上述结构改进，相比于carbon及其他掩膜材料具有更好的选择比，使得迁移下来的图案更精确，而且更容易被氧气(O2)去除。

接着，在所述积第二掩膜层103表面沉积迁移材料层104，如图6所示，具体的，本实用新型基于间距倍增技术，在至少两个方向上进行刻蚀，以两个方向为例，先在一个方向上进行一定程度的刻蚀，再在刻蚀后的结构层上进行沉积，并在另一个方向上对沉积后的结构及之前形成的材料层进行刻蚀，其中，两个方向可以是本示例中的第一方向和第二方向，二者可以垂直，可以是橡胶的其他角度，二两个方向的图案存在一相互交汇的材料层，本示例中，设置在在所述迁移材料层104上交汇，进一步，本示例对所述迁移材料层104进行优化，设置所述迁移材料层包括富硅DARC(Dielectric Anti-Reflection Coating)层104a及位于其上表面的富氧DARC(Dielectric Anti-Reflection Coating)层104b，从而可以提高材料的选择比，以达到更好的图形迁移效果，使最终迁移下来的图案更加精确，这样Profile更趋于理想；其中，所述富硅DARC层104a的厚度介于5nm～60nm之间，优选介于20nm～50nm之间，所述富氧DARC层104b的厚度介于40nm～60nm之间，优选介于45nm～55nm之间。

接着，形成所述迁移材料层104后，再于所述迁移材料层表面沉积一第三掩膜层105，如图7所示，所述第三掩膜层105可以是可灰化硬掩膜层(AHM，Ashable hard mask carbon)，所述第三掩膜层105的厚度介于50nm～200nm之间，优选介于100nm～150nm之间。

继续，如图1中的S2及图8～11所示，进行步骤2)，于所述第三掩膜层105上形成沿第一方向排布的第一图案层108，所述第一图案层108包括若干个平行间隔排布的第一图案单元108a，

继续，如图1中的S3及图12所示，进行步骤3)，于所述第一图案单元108a的顶部、侧壁以及在所述第一图案单元周围的所述第三掩膜层表面沉积形成第一侧壁层109；

作为示例，步骤2)中，形成所述第一图案层108之前还包括于所述第三掩膜层105表面形成一抗反射层106的步骤，且形成所述第一图案层108的具体步骤包括：于所述抗反射层106表面形成一光刻胶层107，并对所述光刻胶层进行曝光显影，以形成所述第一图案层108。

具体的，首先，在所述半导体基底100所在的平面内，定义一第一方向，如CL(diagonal)方向，该方向的设置依据实际需要形成的图案层进行选择，并不具体限制。其中，图11显示为形成所述第一图案层108后的俯视图，图8～图11的截面示意图显示为图11中沿A-A’方向的截面，即本示例中所定义的所述第一方向。

另外，在所述光刻胶层107上，采用曝光显影的工艺得到所述第一图案层108，其中，所述第一图案层108的图案依据最终需要的图案层进行设置，本示例中，所述第一图案层108包括若干个平行等间距间隔排布的第一图案单元108a，相邻所述第一图案单元108a之间形成有一间隙。进一步，在形成光刻胶层之间形成一抗反射层(Anti-Reflection Coating，ARC)106，所述抗反射层106的厚度介于10nm～80nm之间，优选介于20nm～60nm之间。进一步，在形成好的所述第一图案层108之后，再于得到结构的表面沉积一层连续的所述第一侧壁层109，所述第一侧壁层109的材料可以是氧化硅(oxide)，所述第一侧壁层109基于间距倍增技术，形成不同于第一图案层108的另一图案，相对于第一图案层的图案实现间距倍增，从而可以实现第一方向上尺寸的微缩。

作为示例，形成所述第一图案层的过程中，控制曝光显影得到的所述第一图案单元108a的宽度达到一预设曝光标准，且所述预设曝光标准依据所述第一方向上相邻所述第一间距倍增单元124a之间的间隙设定，以提高得到的所述半导体结构层的尺寸均匀性。

作为示例，所述预设曝光标准包括控制所述第一图案单元108a的宽度小于相邻所述第一间距倍增单元124a之间的间隙，且二者的差值介于1nm～6nm之间；达到所述预设标准的方式包括通过控制显影能量进行调节以及通过分辨率增强光刻辅助化学收缩(RELACS)进行调节中的任意一种。

在一种优选方案中，增加控制显影得到的所述第一图案单元108a的宽度达到一预设曝光标准的步骤，这是由于，当所述第一图案单元108a达到所述预设曝光标准时，后续基于所述第一图案单元108a所形成最终的图案层尺寸会更加均匀精确，即所述基于间距倍增的半导体结构层的尺寸更加均匀性，其中，所述预设曝光标准依据最终需要得到的基于间距倍增的图案(即刻蚀后的所述多晶硅层的图案)设置，本示例中，形成于所述第一图案单元108a的侧壁上的部分第一侧壁层构成的图案与最终形成的基于间距倍增图案的所述第一方向上的图案对应，因此，所述第一图案单元108a最终会作为最终需要的图案的间隙，即所述第一图案单元108a后续最终会成为所述第一间距倍增单元124a之间的间隙，设置显影得到的所述第一图案单元108a的宽度小于最终需要的相邻所述第一间距倍增单元124a之间的间隙，且二者的差值介于1nm～6nm之间，优选介于2nm～4nm之间。进一步，可以通过对光阻(光刻胶)的尺寸进行测量，通过调节显影能量等控制，也可以使用RELACS化学收缩辅助技术等方式进行光阻尺寸调节。

作为示例，形成所述第一图案层108之后还包括步骤：对所述第一图案层108的所述第一图案单元108a进行修饰。

作为示例，控制所述修饰工艺得到的所述第一图案单元108a的宽度达到一预设修饰标准，且所述预设修饰标准依据所述第一方向上相邻所述第一间距倍增单元124a之间的间隙设定，以提高得到的所述基于间距倍增的半导体结构层的尺寸均匀性。

作为示例，所述预设修饰标准包括控制所述第一图案单元108a的宽度小于相邻所述第一间距倍增单元124a之间的间隙，且二者的差值介于1nm～6nm之间；达到所述预设修饰标准的方式包括获取曝光显影得到的所述第一图案单元的尺寸，并反馈到所述修饰工艺，以通过调整所述修饰工艺的时间进行调节。

在另一优选方案中，形成所述第一图案层108之后，增加对得到的第一图案单元108a进行修饰(Trim)的工艺，其中，所述修饰工艺可采用本领域普通技术人员熟知的任意方式，从而可以得到良好的第一图案层108的形貌，提高器件尺寸的均匀精确性。

进一步优选地，对所述第一图案单元108a进行修饰工艺，并添加控制修饰后的所述第一图案单元108a达到一预设修饰标准的步骤，当所述第一图案单元108a达到所述预设修饰标准时，后续基于所述第一图案单元108a所形成最终的图案层尺寸会更加均匀精确，即所述基于间距倍增的半导体结构层的尺寸更加均匀性，其中，所述预设修饰标准依据最终需要得到的基于间距倍增的图案设置，本示例中，形成于所述第一图案单元108a的侧壁上的部分第一侧壁层构成的图案与最终形成的基于间距倍增图案的所述第一方向上的图案对应，因此，所述第一图案单元108a最终会作为最终需要的图案的间隙，即所述第一图案单元108a后续最终会成为所述第一间距倍增单元124a之间的间隙，设置修饰得到的所述第一图案单元108a的宽度小于最终需要的相邻所述第一间距倍增单元124a之间的间隙，且二者的差值介于1nm～6nm之间，优选介于2nm～4nm之间。进一步，控制其达到所述预设修饰标准的方式包括对显影后的第一图案单元108a的尺寸进行收集，并基于所述预设标准值，控制修饰工艺的刻蚀时间，及时进行补偿或减少蚀刻时间，当然，也可以是其他可以达到所述预设修饰标准的措施，在此不做具体限制。

作为示例，步骤3)中，控制形成的所述第一侧壁层109的厚度达到一预设沉积标准，且所述预设沉积标准依据所述第一方向上所述第一间距倍增单元124a的宽度设定，以提高得到的所述基于间距倍增的半导体结构层的尺寸均匀性。

作为示例，所述预设沉积标准包括控制形成于所述第一图案单元108a侧壁上的所述第一侧壁层109的厚度大于得到的所述第一间距倍增单元124a宽度，二者的差值介于1nm～3nm之间；达到所述预设沉积标准的方式包括通过所述第一侧壁层沉积时间进行调节。

在一优选方案中，形成于所述第一图案单元108a的侧壁上的部分第一侧壁层109构成的图案与最终形成的基于间距倍增图案的所述第一方向上的图案对应，即与所述第一间距倍增单元124a对应，因此，当所述第一图案单元108a侧壁上的第一侧壁层109的厚度达到所述预设标准时，后续形成最终的图案层尺寸会更加均匀精确，即所述基于间距倍增的半导体结构层的尺寸更加均匀性，控制所述第一图案单元108a的侧壁上的第一侧壁层109的厚度大于最终需要形成的第一间距倍增单元124a的宽度，二者的差值介于1nm～3nm之间，优选介于1.5nm～2.5nm之间。进一步，可以测量层积的厚度(第一侧壁层的沉积的厚度)，防止过层积或者少层积，通过层积时间等控制。

继续，如图1中的S4及图13～14所示，进行步骤4)，刻蚀去除位于所述第一图案单元108a顶部及位于所述第一图案单元108a间且在所述第三掩膜层(图13中显示存在抗反射层106的示例)表面的所述第一侧壁层109的第一横向部位109a，并进一步去除所述第一图案层108，以形成第二图案层110，所述第二图案层110包括若干个平行间隔排布的第二图案单元110a，所述第二图案单元由所述第一图案单元侧壁上的所述第一侧壁层的第一纵向部位109b构成，其中，图13显示为图14中B-B’处的截面图，且B-B’与图11中的A-A’处于同一方向；

作为示例，步骤4)中，在形成所述第二图案层110的工艺中具体包括：

3-1)刻蚀去除所述第一图案单元108a顶部及所述第一图案单元108a周围的所述第三掩膜层表面的部分所述第一侧壁层，其中，刻蚀气体至少包括CF4和CHF3的其中一种，刻蚀压力介于1mT～20mT之间，源功率介于300W～700W之间，偏压功率介于10W～150W之间；

3-2)刻蚀去除所述第一图案层108，其中，刻蚀气体至少包括O2、N2和He的其中一种，刻蚀压力介于5mT～20mT之间，源功率介于200W～600W之间，偏压功率介于200W～600W之间。

具体的，该步骤中，基于所述第一图案层108，形成沿所述第一方向的间距倍增图案，即形成所述第二图案层110，从而达到所述第一方向上的尺寸微缩，其中，可以先将所述第一侧壁层109的顶部进行开口，一并将所述第一图案单元108a周围的所述第三掩膜层表面的所述第一侧壁层刻蚀去除，再选择合适选择比的气体，最后将所述第一图案层108去除，不损害所述第一图案单元侧壁上的第一侧壁层。

作为示例，控制步骤3)刻蚀得到的所述第二图案单元110a的宽度达到一预设刻蚀标准，且所述预设刻蚀标准依据所述第一方向上所述第一间距倍增单元124a的宽度设定，以提高得到的所述基于间距倍增的半导体结构层的尺寸均匀性。

作为示例，所述预设刻蚀标准包括控制所述第二图案单元110a的宽度大于所述第一间距倍增单元的宽度，且二者的差值介于1nm～3nm之间；达到所述预设刻蚀标准的方式包括测量相邻所述第二图案单元110a之间间隙的差值，并将其反馈到所述修饰工艺，以通过控制所述修饰工艺的偏压功率进行调节。

在一优选方案中，在刻蚀形成所述第二图案层110之后，对形成的所述第二图案单元110a进行尺寸管理，控制所述第二图案单元110a的宽度达到一预设刻蚀标准，所述第二图案层110构成的图案与最终形成的基于间距倍增图案的所述第一方向上的图案对应，所述第二图案单元110a与所述第一间距倍增单元124a对应，因此，当所述第二图案单元110a的宽度达到所述预设刻蚀标准时，后续形成最终的图案层尺寸会更加均匀精确，即所述基于间距倍增的半导体结构层的尺寸更加均匀性，控制所述第二图案单元110a的宽度大于最终需要形成的第一间距倍增单元124a的宽度，二者的差值介于1nm～3nm之间，优选介于1.5nm～2.5nm之间。进一步，可以将该步骤结合到对所述第一图案层108进行修饰工艺的步骤中，以使所述第二图案单元110a的宽度达到所述预设刻蚀标准，具体的，通过调节ICP蚀刻的Bias power等控制，测定图14的L1与L2的绝对值，反馈到Trim蚀刻(所述修饰工艺)，可以通过调节Trim ICP蚀刻的Bias power进行调节，如进行power基准±5％调节，主要原理是控制图形的垂直度。

继续，如图1中的S5及图15～16所示，进行步骤5)，依次刻蚀所述第三掩膜层105以及部分所述迁移材料层104，以将所述第二图案层的图案转移至所述迁移材料层104上；

作为示例，步骤4)形成所述第二图案层110的过程中还包括同时刻蚀去除相邻所述第一图案单元108a之间的间隙所对应的部分所述抗反射层106的步骤；步骤5)刻蚀所述第三掩膜层105之前，还包括刻蚀剩余的所述抗反射层106以转移所述第二图案层的图案的步骤，其中，刻蚀剩余的所述抗反射层106的工艺参数包括：刻蚀气体O2、N2和He中的至少一种，刻蚀压力介于1mT～20mT之间，源功率介于800W～1300W之间，偏压功率介于50W～200W之间。

作为示例，步骤1)中，所述第三掩膜层105包括可灰化硬掩膜层(AHM)，步骤5)中，刻蚀所述第三掩膜层的工艺参数包括：刻蚀气体至少包括O2、碳氧流(COS)、N2和Ar的其中一种，刻蚀压力介于1mT～20mT之间，源功率介于200W～1000W之间，偏压功率介于200W～500W之间。

具体的，当还形成有所述抗反射层106的结构中，在刻蚀所述第一侧壁层109以及去除所述第一图案层108的过程中，一部分所述抗反射层106也同时被去除掉，如图12及图13所示，则后续需要继续刻蚀去除剩余的所述抗反射层106以及所述第三掩膜层105，其中，刻蚀气体中的所述COS是指碳氧流，得到刻蚀后的抗反射层111以及刻蚀后的第三掩膜层112，如图15所示。

作为示例，步骤5)中刻蚀所述富氧介质抗反射层(富氧DARC层)104b以转移所述第二图案层的图案的刻蚀工艺参数包括：刻蚀气体至少包括CF4和CHF3的其中一种，刻蚀压力介于2mT～20mT之间，源功率介于200W～800W之间，偏压功率介于50W～200W之间。

进一步，当所述迁移材料层104包括富硅DARC层104a及位于其上表面的富氧DARC层104b时，刻蚀到所述富氧DARC层104b，此时图案转移至所述富氧DARC层104b，形成刻蚀后的迁移材料层113，而所述富硅DARC层104a不被刻蚀。

继续，如图1中的S6及图17～22所示，进行步骤6)，于刻蚀后的所述迁移材料层113上形成第四掩膜层115，并于所述第四掩膜层115上形成沿第二方向排布的第三图案层117，所述第二方向与所述第一方向之间具有一相交角度，所述第三图案层117包括若干个平行间隔排布的第三图案单元117a，其中，图21为沿图22中D-D’位置处的截面示意图。

继续，如图1中的S7及图23所示，进行步骤7)，于所述第三图案单元117a的顶部、侧壁以及在所述第三图案单元周围的所述第四掩膜层表面沉积第二侧壁层118。

具体的，当将所述第一方向上的图案转移至所述迁移材料层上之后，再在所得到的结构的表面沉积材料层，以为后续转移其他方向上的图案提供基础，其中，在本示例中，优选在两个方向上形成基于间距倍增技术的图案，即所述第一方向(CL，diagonal)和所述第二方向(CR，Opposite Diagonal)，其中，所述第二方向与所述第一方向之间具有一相交角度，可以一角度是直的，另一角度是斜的，可以排布成六方最密堆栈，优选地，二者相交角度包括60°，如图29(b)所示，其具体相交角度可以依实际情况具体选择，如在其他示例中还可以选择二者的相交角度等于90°，即二者相互垂直，如图29(a)所示。

作为示例，步骤6)中，形成所述第四掩膜层115之前还包括步骤：于刻蚀后的所述迁移材料层113上形成一半导体衬层114，所述第四掩膜层115形成于所述半导体衬层114上；且继续形成所述第三图案层的具体步骤包括：于所述第四掩膜层115表面形成一光刻胶层116，并对所述光刻胶层116进行曝光显影，以形成所述第三图案层117。

作为示例，所述半导体衬层114包括抗反射层(ARC层)；所述第四掩膜层115包括富氧介质抗反射层(富氧DARC层)。

具体的，如图17～18所示，优选地，先于刻蚀后的迁移材料层113上依次形成一层半导体衬层114、一层第四掩膜层，其中，所述半导体衬层114包括ARC层，所述第四掩膜层115包括富氧DARC层，接着，再形成一层光刻胶层116，如图19所示，以进一行步对所述光刻胶层进行曝光显影形成所述第三图案层117，如图21及图22所示，其中，图20为图19中沿C-C’截面上的截图，即图19代表沿所述第一方向的截面图，图20代表沿所述第二方向C-C’截面上截面图。

具体的，控制曝光显影得到的所述第三图案单元117a的宽度达到一预设曝光标准，且所述预设曝光标准依据所述第二方向上相邻所述第二间距倍增单元124b之间的间隙设定，以提高得到的所述基于间距倍增的半导体结构层的尺寸均匀性。

具体的，所述预设曝光标准包括控制所述第三图案单元117a的宽度小于相邻所述第二间距倍增单元124b之间的间隙，且二者的差值介于1nm～6nm之间；达到所述预设曝光标准的方式包括通过控制显影能量进行调节以及通过分辨率增强光刻辅助化学收缩(RELACS)进行调节中的任意一种。

在一优选方案中，增加以控制显影得到的所述第三图案单元117a的宽度达到一预设曝光标准的步骤，这是由于，当所述第三图案单元117a达到所述预设曝光标准时，后续基于所述第三图案单元117a所形成最终的图案层尺寸会更加均匀精确，即所述基于间距倍增的半导体结构层的尺寸更加均匀性，其中，所述预设曝光标准依据最终需要得到的基于间距倍增的图案设置，本示例中，形成于所述第三图案单元117a的侧壁上的部分第二侧壁层构成的图案与最终形成的基于间距倍增图案的所述第二方向上的图案对应，因此，所述第三图案单元117a最终会作为最终需要的图案的间隙，即所述第三图案单元117a后续最终会成为所述第二间距倍增单元124b之间的间隙，设置显影得到的所述第三图案单元117a的宽度小于最终需要的相邻所述第二间距倍增单元124b之间的间隙，且二者的差值介于1nm～6nm之间，优选介于2nm～4nm之间。进一步，可以通过对光阻(光刻胶)的尺寸进行测量，通过调节显影能量等控制，也可以使用RELACS化学收缩辅助技术等方式进行光阻尺寸调节。

作为示例，形成所述第三图案层117之后还包括步骤：对所述第三图案层117的所述第三图案单元117a进行修饰工艺。

作为示例，控制所述修饰工艺得到的所述第三图案单元117a的宽度达到一预设修饰标准，且所述预设修饰标准依据所述第二方向上相邻所述第二间距倍增单元124b之间的间隙设定，以提高得到的所述基于间距倍增的半导体结构层的尺寸均匀性。

作为示例，所述预设修饰标准包括控制所述第三图案单元117a的宽度小于相邻所述第二间距倍增单元124b之间的间隙，且二者的差值介于1nm～6nm之间；达到所述预设修饰标准的方式包括获取曝光显影得到的所述第三图案单元的尺寸，并反馈到所述修饰工艺，通过调整所述修饰工艺的时间进行调节。

在另一优选方案中，形成所述第三图案层117之后，增加对得到的第三图案单元117a进行修饰(Trim)的工艺，其中，所述修饰工艺可采用本领域普通技术人员熟知的任意方式，从而可以得到良好的第一图案层的形貌。

进一步优选地，对所述第三图案单元117a进行修饰工艺，并添加控制修饰后的所述第三图案单元117a达到一预设修饰标准的步骤，当所述第三图案单元117a达到所述预设修饰标准时，后续基于所述第三图案单元117a所形成最终的图案层尺寸会更加均匀精确，即所述基于间距倍增的半导体结构层的尺寸更加均匀性，其中，所述预设修饰标准依据最终需要得到的基于间距倍增的图案设置，本示例中，形成于所述第三图案单元117a的侧壁上的部分第二侧壁层构成的图案与最终形成的基于间距倍增图案的所述第二方向上的图案对应，因此，所述第三图案单元117a最终会作为最终需要的图案的间隙，即所述第三图案单元117a后续最终会成为所述第二间距倍增单元124b之间的间隙，设置修饰得到的所述第三图案单元117a的宽度小于最终需要的相邻所述第二间距倍增单元124b之间的间隙，且二者的差值介于1nm～6nm之间，优选介于2nm～4nm之间。进一步，控制其达到所述预设修饰标准的方式包括对显影后的第三图案单元117a的尺寸进行收集，并基于所述预设修饰标准值，控制修饰工艺的刻蚀时间，及时进行补偿或减少蚀刻时间，当然，也可以是其他可以达到所述预设修饰标准的措施，在此不做具体限制。

作为示例，步骤7)中，控制形成的所述第二侧壁层118的厚度达到一预设沉积标准，且所述预设沉积标准依据所述第二方向上所述第二间距倍增单元124b的宽度设定，以提高得到的所述基于间距倍增的半导体结构层的尺寸均匀性；所述预设沉积标准包括控制形成于所述第三图案单元117a侧壁上的所述第二侧壁层的厚度大于得到的所述第二间距倍增单元宽度，二者的差值介于1nm～3nm之间；达到所述预设沉积标准的方式包括通过所述第一侧壁层沉积时间进行调节。

在一优选方案中，形成于所述第三图案单元117a的侧壁上的部分第二侧壁层118构成的图案与最终形成的基于间距倍增图案的所述第二方向上的图案对应，即与所述第二间距倍增单元124b对应，因此，当所述第三图案单元117a侧壁上的第二侧壁层118的厚度达到所述预设沉积标准时，后续形成最终的图案层尺寸会更加均匀精确，即所述基于间距倍增的半导体结构层的尺寸更加均匀性，控制所述第三图案单元117a的侧壁上的第二侧壁层118的厚度大于最终需要形成的第二间距倍增单元124b的宽度，二者的差值介于1nm～3nm之间，优选介于1.5nm～2.5nm之间。进一步，可以测量层积的厚度(第二侧壁层的沉积的厚度)，防止过层积或者少层积，通过层积时间等控制。

继续，如图1中的S8及图24～26所示，进行步骤8)，刻蚀去除位于所述第三图案单元117a顶部及位于所述第三图案单元117a间且在所述第四掩膜层115表面的所述第二侧壁层118的第二横向部位118a，并进一步去除所述第三图案层117，以形成第四图案层119，所述第四图案层119包括若干个平行间隔排布的第四图案单元119a，所述第四图案单元由所述第三图案单元117a侧壁上的所述第二侧壁层的第二纵向部位118b构成，所述第二纵向部位和所述第一纵向部位互为交错为网形结构，其中，图25为沿图24的E-E’位置处的截面图，图24为沿图26的F-F’位置处的截面图；

作为示例，步骤3)中，形成所述第四图案层119的工艺具体包括：

3-1)刻蚀去除所述第三图案单元117a顶部及所述第三图案单元117a周围的所述第四掩膜层115表面的部分所述第二侧壁层，其中，刻蚀气体至少包括CF4和CHF3中的其中一种，刻蚀压力介于1mT～20mT之间，源功率介于300W～700W之间，偏压功率介于10W～150W之间；以及

3-2)刻蚀去除所述第三图案层117，其中，刻蚀气体至少包括O2、N2和He中的其中一种，刻蚀压力介于5mT～20mT之间，源功率介于200W～600W之间，偏压功率介于200W～600W之间。

具体的，该步骤中，基于所述第三图案层117，形成沿所述第二方向的间距倍增图案，即形成所述第四图案层119，从而达到所述第二方向上的尺寸微缩，其中，可以先将所述第二侧壁层118的顶部进行开口，一并将所述第三图案单元117a周围的所述第四掩膜层表面的所述第二侧壁层刻蚀去除，再选择合适选择比的气体，最后将所述第三图案层117去除，不损害所述第三图案单元侧壁上的第二侧壁层。

作为示例，控制步骤8)刻蚀得到的所述第四图案单元119a的宽度达到一预设刻蚀标准，且所述预设刻蚀标准依据所述第二方向上所述第二间距倍增单元124b的宽度设定，以提高得到的所述基于间距倍增的半导体结构层的尺寸均匀性。

作为示例，所述预设刻蚀标准包括控制所述第四图案单元119a的宽度大于所述第二间距倍增单元124b的宽度，且二者的差值介于1nm～3nm之间；达到所述预设刻蚀标准的方式包括测量相邻所述第四图案单元之间间隙的差值，并将其反馈到所述修饰工艺，以通过控制所述修饰工艺的偏压功率进行调节。

在一优选方案中，在刻蚀形成所述第四图案层119之后，对形成的所述第四图案单元119a进行尺寸管理，控制所述第四图案单元119a的宽度达到一预设刻蚀标准，所述第四图案层119构成的图案与最终形成的基于间距倍增图案的所述第二方向上的图案对应，所述第四图案单元119a与所述第二间距倍增单元124b对应，因此，当所述第四图案单元119a的宽度达到所述预设刻蚀标准时，后续形成最终的图案层尺寸会更加均匀精确，即所述基于间距倍增的半导体结构层的尺寸更加均匀性，控制所述第四图案单元119a的宽度大于最终需要形成的第二间距倍增单元124b的宽度，二者的差值介于1nm～3nm之间，优选介于1.5nm～2.5nm之间。进一步，可以将该步骤结合到对所述第三图案层117进行修饰工艺的步骤中，以使所述第四图案单元119a的宽度达到所述预设刻蚀标准，具体的，通过调节ICP蚀刻的Bias power等控制，测定图26的R1与R2的绝对值，反馈到Trim蚀刻(所述修饰工艺)，可以通过调节Trim ICP蚀刻的Bias power进行调节，如进行power基准±5％调节，主要原理是控制图形的垂直度。

继续，如图1中的S9及图27～29所示，进行步骤9)，依次刻蚀所述第四掩膜层120、所述迁移材料层104以及所述第二掩膜层103，以将所述第四图案层119的图案及所述第二图案层110的图案共同转移至所述第二掩膜层103上；

作为示例，步骤8)中，形成所述第四图案层119的过程中还包括同时刻蚀去除所述第四图案单元119a之间的间隙所对应的部分所述第四掩膜层115的步骤，以将所述第四图案层的图案转移至所述第四掩膜层115上，且将所述第四图案层119的图案转移至所述第四掩膜层115上后，还包括采用湿法刻蚀工艺去除所述第四图案层的步骤，如图27所示；其中，步骤9)刻蚀所述迁移材料层之前还包括刻蚀剩余的所述第四掩膜层120(即刻蚀后的第四掩膜层)及刻蚀所述半导体衬层114的步骤。

作为示例，步骤9)中，刻蚀剩余的所述第四掩膜层的工艺参数包括：刻蚀气体至少包括CF4和CHF3中的至少一种，刻蚀压力介于2mT～20mT之间，源功率介于200W～800W之间，偏压功率介于50W～200W之间；采用湿法刻蚀工艺去除所述第四图案层的刻蚀液包括HF液体；刻蚀所述半导体衬层114的工艺参数包括：刻蚀气体至少包括O2、N2和He中的其中一种，刻蚀压力介于1mT～20mT之间，源功率介于800W～1300W之间，偏压功率介于50W～200W之间；刻蚀所述迁移材料层104的工艺参数包括：刻蚀气体至少包括CF4和CHF3中的其中一种，刻蚀压力介于2mT～20mT之间，源功率介于200W～800W之间，偏压功率介于50W～200W之间；刻蚀所述第二掩膜层103的工艺参数包括：刻蚀气体至少包括O2、COS、N2和Ar中的至少一种，刻蚀压力介于1mT～20mT之间，源功率介于200W～1000W之间，偏压功率介于200W～500W之间。

具体的，将所述第二方向上的图案继续向下刻蚀，以形成所述第二方向上的尺寸微缩，此时，已经形成了需要的间距倍增图案于所述第二掩膜层103上，所述第二掩膜层103最终被刻蚀形成刻蚀后的类金刚石薄膜层121以及刻蚀后的可灰化硬掩膜层122，如图28所示。

作为示例，所述第二图案层的图案和第四图案层的图案在步骤9)中于所述迁移材料层的所述富氧DARC层上交汇，且继续刻蚀所述富硅DARC层以及所述第二掩膜层的过程中，通过调整刻蚀的时间及刻蚀气体的流量中至少一者，以使得所述第二掩膜层上转移的所述第二图案单元之间的间距与转移的所述第四图案单元之间的间距达到一预设转移标准，以提高得到的所述基于间距倍增的半导体结构层的尺寸均匀性。

作为示例，所述预设转移标准包括控制所述第二掩膜层上转移的所述第二图案单元之间的间距与转移的所述第四图案单元之间的间距的差值小于2.5nm，其中，调整的所述刻蚀气体包括SF6及COS中的至少一种。

具体的，继续向下刻蚀的过程当中，所述第一方向以及所述第二方向上的图案在所述富氧DARC层104b上交汇，继而以刻蚀后的所述富氧DARC层104b进行向下刻蚀，同时将最终的图案向下转移。另外，当双方向汇交时，R1与L1尺寸(如图29所示)大小不一致，可以通过控制蚀刻的时间或者Gas流量(如SF6、COS等流量)，对双方向尺寸进行分别调整优选地，CL与CR(所述第一方向及所述第二方向)直径差进行1.5nm～2.5nm调节，即R1与L1的差值优选介于1.5nm～2.5nm之间。

如图1中的S10及图30～32所示，进行步骤10)，以刻蚀后的所述第二掩膜层121和122为掩膜刻蚀所述第一掩膜层102，并以刻蚀后的所述第一掩膜层123为掩膜刻蚀所述多晶硅层101，得到图形化的多晶硅层124，所述图形化的多晶硅层包括基于所述第二图案层转移形成的若干个平行间隔排布的第一间距倍增单元124a及基于所述第四图案层转移形成的若干个平行间隔排布的第二间距倍增单元124b，从而得到所述基于间距倍增的半导体结构层，相邻所述第一间距倍增单元之间形成第一间隙，相邻所述第二间距倍增单元之间形成第二间隙。

作为示例，步骤1)中，所述第一掩膜层102包括氧化硅层；步骤10)中，刻蚀所述第一掩膜层102的工艺参数包括：刻蚀气体至少包括Ar、C4F8和O2的其中之一，刻蚀压力介于7mT～20mT之间，低频功率介于700W～1300W之间，高频功率介于3000W～5000W之间；刻蚀所述多晶硅层101的工艺参数包括：刻蚀气体至少包括HBr、NF3和O2中的其中之一，低频功率介于200W～600W之间，高频功率介于700W～1600W之间。

具体的，该步骤中最终得到所述基于间距倍增的半导体结构层，包括半导体基底100以及位于所述半导体基底100上，且已经刻蚀后的所述多晶硅层124，进一步，所述多晶硅层124包括若干个沿所述第一方向(如图32中m-m’所示的方向)平行间隔排布的第一间距倍增单元124a，以及若干个沿第二方向(如图32中n-n’所示的方向)平行间隔排布的第二间距倍增单元124b，其中，相邻所述第一间距倍增单元124a之间的间距如图中的L1所示，即所述第一间隙，相邻所述第二间距倍增单元124b之间的间距如图中的R1所示，即所述第二间隙。优选地，所述相交角度包括90°；所述第一间距倍增单元124a呈等间距平行间隔排布，所述第二间距倍增单元124b呈等间距平行间隔排布；所述第一间距倍增单元124a的宽度与所述第二间距倍增单元124b的宽度相等；所述第一间隙与所述第二间隙相等。

作为示例，步骤10)中，相邻所述第一间隙之间的差值小于2nm，相邻所述第二间隙的差值小于2nm。

还需要说明的是，可以对缺陷进行定义以及给予一些简单的解决方法，例如，下面规定具体的SPEC：引入一个Delta，即相邻两个孔(所述第一间距单元与所述第二间距单元形成的孔，也即本实施例中所述电容孔)之间的绝对差值，Delta＝│a-b│，Delta spec:<2nm，如果超出SPEC，则判定Die作废，其中，a和b可以定义为孔径的尺寸。为了改善Delta，根据经验公式，有如下方面可以改善：Trim step bias power增加～1％，Delta减少0.5～1nm，即对实施例一种所提到的修饰的工艺进行的改进，对所述第一图案单元及所述第三图案单元的修饰；Spacer ox dep time±1”，Spacer ox dep thk±0.3～0.6nm，Delta即控制所述第一侧壁层及所述第二侧壁层的沉积时间，得到不同的侧壁层的厚度，Delta也会改变，如第一侧壁层的沉积时间加1”，第一侧壁层的厚度增加0.3～0.6nm，Delta减小0.6～1.2nm。

继续，如图1中的S11及图33～40所示，进行步骤11)，基于所述图形化的多晶硅层124，刻蚀所述半导体基底100，并去除刻蚀后剩余的所述图形化的多晶硅层，以于所述半导体基底100中形成所述半导体存储器电容孔300b。

作为示例，所述半导体基底100包括半导体衬底200、位于所述半导体衬底上的刻蚀停止层201以及位于所述刻蚀停止层上的至少一层介质层202、204、206和至少一层支撑层203、205、207，其中，步骤11)具体包括：

基于所述图形化的多晶硅层124，刻蚀所述支撑层、所述介质层以及所述刻蚀停止层，以形成所述半导体存储器电容孔300b，并去除刻蚀后剩余的所述图形化的多晶硅层，得到位于所述半导体衬底上的半导体器件层300，从而获得半导体器件结构，所述半导体器件结构包括所述半导体衬底200以及所述半导体器件层300。

具体的，本示例提供一种半导体器件结构的制备方法，可以是一种半导体器件中的电容孔结构的制备方法，该电容孔的制备方法采用基于间距倍增的半导体结构层的制备方法，所述图形化的多晶硅层作为一掩膜层进行刻蚀，本示例中，刻蚀部分所述半导体基底，从而可以得到后续制备电容器所基于的电容孔结构，其中，形成的所述半导体器件层300包括若干个电容支撑层300a以及位于相邻所述电容支撑层300a之间的电容孔300b。

具体的，所述半导体衬底200具有多个在内存数组结构中的电容触点，所述半导体衬底200包括硅衬底、锗衬底、锗硅衬底、碳化硅衬底等，在本实施例中，所述半导体衬底200可以为硅衬底。所述内存数组结构还包括有晶体管字符线(Word line)及位线(Bitline)，所述电容触点电性连接所述内存数组结构内的晶体管源极。所述电容触点与后续制作的电容器的排布相对应。另外，所述电容触点之间通过间隔层进行隔离，所述间隔层的材料可以为氮化硅(SiN)、氧化硅(SiO2)、氧化铝(Al2O3)中的任意一种或任意两种以上的组合，在本实施例中，所述间隔层的材料选用为SiN。

作为示例，所述介质层包括底层介质层202、中间介质层204及顶层介质层206，所述支撑层包括底层支撑层203、中间支撑层205及顶层支撑层207，其中，所述底层介质层202、所述底层支撑层203、所述中间介质层204、所述中间支撑层205、所述顶层介质层206以及所述顶层支撑层207自下而上依次叠置。

作为示例，所述底层介质层202包括PSG(磷掺杂氧化硅)层、BPSG(硼磷掺杂氧化层)层及FSG(氟掺杂的氧化硅玻璃)层中的至少一种；所述中间介质层204包括PSG层、BPSG层及FSG层中的至少一种；所述顶层介质层206包括氧化硅层；所述支撑层203、205、207包括氮化硅层；所述刻蚀停止层201包括氮化硅层。

具体的，本示例中引入了三层支撑层，由于电容尺寸的减少及高度的增加，电容很容易发生倾倒以致形成短路，因此，引入了三层支撑层(Nitride)可以达到固定电容的作用，防止发生电容由于倾倒而造成短路的问题。另外，由于电容为深孔蚀刻，为了减少底部Undercut发生，所述底层介质层及所述中间介质层一般采用材质相对较硬的PSG/BPSG/FSG等材料，而所述顶层介质层可以为SiO2或者TEOS等材质，该层是为了达到要求的电容高度。

作为示例，所述刻蚀停止层201的厚度介于10nm～80nm之间；所述底层介质层202的厚度介于100nm～600nm之间，所述中间介质层204的厚度介于300nm～1000nm之间，所述顶层介质层206的厚度介于300nm～1000nm之间；所述底层支撑层203的厚度介于30nm～100nm之间，所述中间支撑层205的厚度介于10nm～80nm之间，所述顶层支撑层207的厚度介于20nm～200nm之间；其中，刻蚀所述支撑层203、205、207的工艺参数包括：刻蚀气体至少包括C4F8、CHF3、CF4和CH2F2中的其中一种，刻蚀压力介于7mT～20mT之间，低频功率介于1000W～4000W之间，高频功率介于500W～3500W之间；刻蚀所述介质层202、204、206的工艺参数包括：刻蚀气体至少包括O2、C4F6和NF3的其中一种，刻蚀压力介于7mT～20mT之间，低频功率介于5000W～10000W之间，高频功率介于2000W～9000W之间；刻蚀所述刻蚀停止层201的工艺参数包括：刻蚀气体至少包括Cl2，刻蚀压力介于10mT～40mT之间，源功率介于500W～2000W之间，偏压功率介于10W～200W之间。

作为示例，刻蚀所述支撑层、所述介质层以及所述刻蚀停止层的过程中，所述半导体基底100的外围设置有一边缘环，其中，当所述边缘环的高度与所述半导体基底100的高度不同时，所述半导体基底100表面形成形变等离子体鞘层，通过对刻蚀工艺及刻蚀设备中的至少一者进行调整，以改善所述形变等离子体鞘层对形成所述半导体器件层300过程中刻蚀方向的影响。

具体的，在基于所述图形化的多晶硅层124继续向下进行刻蚀的过程中，需要得到如图35所述的垂直度较高的结构，但是，刻蚀过程中，所述边缘环在CCP机台PM(preventive maintenance)初期时，所述边缘环是新品，高度较高，这样便会在所述待刻蚀结构表面形成明显凹形的形变等离子体鞘层，在所述形变等离子体鞘层的作用下，会导致继续刻蚀的所述刻蚀方向向外倾斜，如图37所示(显示所述半导体基底的右侧截面)，同理，所述边缘环在CCP机台PM(preventive maintenance)末期时，所述边缘环已经是旧品，高度较低，便会形成导致相反作用的形变等离子体鞘层，在所述形变等离子体鞘层的作用下，会导致继续刻蚀的所述刻蚀方向向内倾斜，如图38所示(显示所述半导体基底的右侧截面)，这将会影响产品性能并甚至导致产品报废，但是，本步骤通过对刻蚀工艺或刻蚀设备进行调整，以解决上述问题。

作为示例，当所述边缘环的高度大于所述半导体基底100的高度时，通过降低所述边缘环的高度、提高所述刻蚀设备的上下电极之间的间距以及提高所述边缘环的向外侧倾斜的倾斜度中的至少一种，以防止所述形变等离子体鞘层导致的刻蚀方向向外偏移。

优选地，降低所述边缘环的高度的方式包括在刻蚀以形成所述半导体器件层300之前对所述边缘环进行刻蚀，其中，对所述边缘环进行刻蚀的刻蚀气体包括CH4。

具体的，如图37及图39所示，其中，可参考图32，视为沿m-m’方向的截面示意图，可以看出深孔图形出现向外侧偏移(这里举例Wafer最右侧die，向右偏移及向外偏移)，这种偏移一般称为Out Tilt或者Slant(θ1:80°～85°)，主要发生在Edge部位，结果导致一个电容连接层连接两个电容，造成短路的情况。针对这种缺陷，当降低所述边缘环的高度时，可以缓解形变等离子体鞘层的缺陷，从而改善上述向外偏移的缺陷；同样，当提高所述刻蚀设备的上下电极之间的间距时，可以使刻蚀的等离子体偏向在待刻蚀结构的中间，可以缓解形变等离子体鞘层的缺陷，从而改善上述向外偏移的缺陷，另外，当提高所述边缘环的倾斜度时，即使得所述边缘环上下开口的直径不同，是上部开口直径大于下部开口直径，以增大倾斜度，可以缓解形变等离子体鞘层的缺陷，从而改善上述向外偏移的缺陷。

作为示例，当所述边缘环的高度小于所述半导体基底100的高度时，通过缩短机台维护周期、降低所述刻蚀设备的上下电极之间的间距以及增加所述半导体基底100的边缘的刻蚀气体流量中的至少一种，以防止所述形变等离子体鞘层导致的刻蚀方向向内偏移。

具体的，如图38及图40所示，其中，可参考图32，视为沿m-m’方向的截面示意图，可以看出深孔图形出现向内侧偏移(这里举例Wafer右侧die，向左偏移及向内偏移)，同样，这种偏移一般称为Inner Tilt或者Slant(θ2:75°～80°)，主要发生在Edge部位，结果导致一个电容连接层连接两个电容，造成短路的情况。针对这种缺陷，缩短PM周期时，可以减少出现较低高度的边缘环的情况，从而可以缓解较低边缘环高度下形变等离子体鞘层的缺陷，从而改善上述向内偏移的缺陷；同样，当降低所述刻蚀设备的上下电极之间的间距时，可以使刻蚀的等离子体在半导体基底100的边缘部位分散，当然，也可以是直接增加边缘的刻蚀气体流量，均可以缓解形变等离子体鞘层的缺陷，从而改善上述向内偏移的缺陷

作为示例，采用脉冲射频刻蚀的方式刻蚀所述支撑层203、205、207以及所述介质层203、205、207以及所述刻蚀停止层201，其中，所述脉冲射频刻蚀的刻蚀周期包括脉冲开启一次及脉冲关闭一次，所述脉冲开启时进行刻蚀，所述脉冲关闭时排出副产物，所述脉冲开启的时间占所述脉冲射频刻蚀的所述刻蚀周期的10％～90％。

作为示例，刻蚀所述支撑层203、205、207、所述介质层203、205、207以及所述刻蚀停止层201的过程中，对刻蚀前后的所述待刻蚀结构的重量进行测量，以计算出需要刻蚀去除的重量，并通过刻蚀气体流量的控制对刻蚀去除重量进行管理，其中，控制的所述刻蚀气体包括O2及C4F6中至少一种。

另外，如图36、图39及图40所示，其中，可参考图32，视为沿n-n’方向的截面示意图，器件尺寸微缩，双方向电容尺寸不一致，当R1之间尺寸不均匀，或者L1之间尺寸不均匀时，均匀性不良时，很容易导致电容出现不良，参考图32及图36，显示R1小于R2，如(R1为28nm～32nm，相邻R2为32nm～36nm时)，导致蚀刻过程中反应物沉积在底部，没有办法排出去，导致蚀刻终止(H2/H1:1/9.5～1/10)，即微负载效应，结果导致电容连接层无法连接到电容，造成断路的情况。基于上述缺陷，本申请除了调整掩膜层结构制备过程中的尺寸均匀性，得到均匀性良好的掩膜层外，还可以通过脉冲RF进行蚀刻，对RF进行Pulse设定，当RF ON时，持续刻蚀，当RF OFF时，副产物可以及时排出。RF duty cycle(10％～90％)。同时，也可以对蚀刻前后的重量进行测量，算出蚀刻去除的重量(mass loss)，通过O2或者C4F6等对蚀刻去除重量进行管理(±1.5mg)，以达到良好的Profile。当然，图39及图40显示了上述缺陷形式的组合，可以通过本实施例的方案得到有效的改善。

作为示例，步骤11)中，刻蚀所述半导体基底100的过程中，刻蚀方向向内倾斜的倾斜角度小于20°，刻蚀方向向外倾斜的倾斜角度小于15°。

还需要说明的是，对于内斜外斜的问题，给倾斜的角度制定一个SPEC：对于外斜(向外偏移)，角度不能>85°，即倾斜<15°；对于内斜(向内偏移)，角度不能>80°，即倾斜<20°，以上SPEC，如超出范围，则判定为Die作废，对于内外斜角度修正公式，这里不一一阐明，因为涉及到具体的刻蚀装备，很难具体定义，需要根据实际情况进行判断。

另外，如图32及图34所示，本实施例还提供一种半导体存储器电容孔的制备过程中的叠层结构层，所述叠层结构层包括：

半导体衬底200；

辅助叠层结构400，其中，所述辅助叠层结构包括刻蚀停止层201以及位于所述刻蚀停止层上的至少一层介质层202、204、206和至少一层支撑层203、205、207，且所述刻蚀停止层位201于所述半导体衬底200的表面；以及

图形化的多晶硅层124，所述图形化的多晶硅层124形成于所述辅助叠层结构400表面，包括若干个沿第一方向平行间隔排布的第一间距倍增单元124a以及若干个沿第二方向平行间隔排布的第二间距倍增单元124b，其中，所述第二方向与所述第一方向之间具有一相交角度，相邻所述第一间距倍增单元124a之间产生一第一间隙L1，相邻所述第二间距倍增单元124b之间产生一第二间隙R1。

具体的，本实施例中的所述半导体存储器电容孔的制备过程中的叠层结构层基于本发明提供的半导体存储器电容孔的制备方法制备，优选存在于存储器电容孔制备过程中的半成品中，可以基于所述叠层结构继续进行刻蚀，以基于性能优异的所述图形化的多晶硅层124制备得到性能优异的电容孔结构。具体的，本实施例提供一种尺寸均匀精确的基于间距倍增的半导体器件制程中结构，可以形成35nm及以下的图案，所述半导体基底100可以是单层的半导体材料层，如硅材料层，所述半导体基底100也可以是由多层材料层叠置形成的叠层材料层，例如，可以是构成某一半导体器件结构的材料层，本示例中，所述半导体基底100包括所述半导体衬底200以及位于所述半导体衬底上的所述辅助叠层结构400，另外，本发明得到的将多晶硅层图形化的图形层可以作为一半导体掩膜层，可以基于被图形化的所述多晶硅层继续对所述半导体基底进行刻蚀，以将图形转移至所述半导体基底上，得到所需要的结构。另外，对于“间距”的概念，可用于描述半导体的特征尺寸，间距是两个相邻特征中的相同的点之间的距离，其中，间距倍增为在一固定间隔下间距数量倍数增加。

作为示例，所述半导体存储器电容孔的制备过程中的叠层结构层还包括一图形转移硬掩膜层，所述图形转移硬掩膜层用于形成所述图形化的多晶硅层，其中，所述图形转移硬掩膜层包括可灰化硬掩膜层(AHM)及类金刚石薄膜层(DLC)，且所述类金刚石薄膜层位于所述可灰化硬掩膜层上。

具体的，在一优选实施例中，所述图形转移硬掩膜层包括两层材料层叠置的叠层结构，包括可灰化硬掩膜层(AHM，Ashable hard mask carbon)及位于其上表面的类金刚石薄膜层(DLC，Diamond like carbon)，其中，所述可灰化硬掩膜层的厚度介于50nm～200nm之间，优选介于100nm～150nm之间，所述类金刚石薄膜层的厚度介于200nm～300nm之间，优选介于120nm～180nm之间；进一步优选，所述类金刚石薄膜层的厚度大于所述可灰化硬掩膜层的厚度，本示例将所述第二掩膜层进行上述结构改进，相比于carbon及其他掩膜材料具有更好的选择比，使得迁移下来的图案更精确，而且更容易被氧气(O2)去除。

作为示例，所述相交角度包括60°；所述第一间距倍增单元124a呈等间距平行间隔排布，所述第二间距倍增单元124b呈等间距平行间隔排布；所述第一间距倍增单元124a的宽度与所述第二间距倍增单元124b的宽度相等；所述第一间隙与所述第二间隙相等。

具体的，本示例提供一种具体的所述图形化的多晶硅层的形貌，其中，所述第二方向与所述第一方向之间具有一相交角度，可以一角度是直的，另一角度是斜的，可以排布成六方最密堆栈，优选地，二者相交角度包括60°，如图29(b)所示，其具体相交角度可以依实际情况具体选择，如在其他示例中还可以选择二者的相交角度等于90°，即二者相互垂直，如图29(a)所示。

作为示例，所述介质层包括底层介质层202、中间介质层204及顶层介质层206，所述支撑层包括底层支撑层203、中间支撑层205及顶层支撑层207，其中，所述底层介质层202、所述底层支撑层203、所述中间介质层204、所述中间支撑层205、所述顶层介质层206及所述顶层支撑层207自下而上依次叠置。

具体的，本实施例提供一种半导体器件结构，可以是一种半导体器件中的电容孔结构，该电容孔基于实施例一中的所述多晶硅层作为一掩膜层进行刻蚀，可以得到后续制备电容器所基于的电容孔结构，其中，形成的所述半导体器件层300包括若干个电容支撑层300a以及位于相邻所述电容支撑层300a之间的电容孔300b。

作为示例，相邻所述第一间隙之间的差值小于2nm，相邻所述第二间隙的差值小于2nm。

另外，如图31、图32及图35所示，本实施例还提供一种基于间距倍增的半导体电容孔结构，其中，所述半导体电容孔结构优选采用本发明提供的半导体存储器电容孔的制备方法制备得到，采用上述方案所述的半导体存储器电容孔的制备过程中的叠层结构层，且基于所述图形化的多晶硅层124刻蚀所述辅助叠层结构400形成的半导体器件层300，其中，所述半导体器件层300位于所述半导体衬底200上，且具有若干个均匀间隔排布的刻蚀形成的半导体存储器电容孔300b。

具体的，半导体器件层300，位于所述半导体衬底200上，且所述半导体器件层300具有若干个均匀间隔排布的半导体存储器电容孔300b，且所述半导体器件层300由一叠层结构层基于一图形化的多晶硅层124刻蚀得到，且刻蚀后的所述图形化的多晶硅被去除；

其中，所述辅助叠层结构包括刻蚀停止层201以及位于所述刻蚀停止层上的至少一层介质层202、204、206和至少一层支撑层203、205、207，且所述刻蚀停止层位于所述半导体衬底的表面；所述图形化的多晶硅层124形成于所述叠层结构层表面，包括若干个沿第一方向平行间隔排布的第一间距倍增单元124a以及若干个沿第二方向平行间隔排布的第二间距倍增单元124b，其中，所述第二方向与所述第一方向之间具有一相交角度，相邻所述第一间距倍增单元之间产生一第一间隙，相邻所述第二间距倍增单元之间产生一第二间隙。

作为示例，所述半导体存储器电容孔300b沿刻蚀方向向内倾斜的倾斜角度小于20°，沿刻蚀方向向外倾斜的倾斜角度小于15°。

综上所述，本实用新型提供一种半导体存储器电容孔的制备过程中的叠层结构层及半导体存储器电容孔结构，包括：半导体衬底；辅助叠层结构，其中，所述辅助叠层结构包括刻蚀停止层以及位于所述刻蚀停止层上的至少一层介质层和至少一层支撑层，且所述刻蚀停止层位于所述半导体衬底的表面；以及图形化的多晶硅层，所述图形化的多晶硅层形成于所述辅助叠层结构层面，包括若干个沿第一方向平行间隔排布的第一间距倍增单元以及若干个沿第二方向平行间隔排布的第二间距倍增单元，其中，所述第二方向与所述第一方向之间具有一相交角度，相邻所述第一间距倍增单元之间产生一第一间隙，相邻所述第二间距倍增单元之间产生一第二间隙。通过上述方案，本实用新型的基于间距倍增的半导体结构层制备中利用两个方向分别形成侧壁层(spacer)进行图形加倍，基于这种间距加倍技术，可以在35nm及以下制程中达到图形微缩，进一步，本实用新型通过控制制备过程中双方向的尺寸，以达到间距加倍图形的良好的均匀性，同时，基于该技术进一步制备半导体器件结构中，如在制备高深宽比的电容孔的过程中，通过刻蚀工艺以及刻蚀设备等改进，克服了相关微负载、深孔图形向外倾斜以及向内倾斜等缺陷，另外，本实用新型还对结构层进行改进，从而达到更好的选择比，改善电容尺寸缺陷，提高良率。所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。