三维存储器的制作方法

本实用新型涉及半导体制造技术领域，尤其涉及一种三维存储器。

背景技术：

随着技术的发展，半导体工业不断寻求新的方式生产，以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。在非易失性存储器中，例如NAND存储器，增加存储器密度的一种方式是通过使用垂直存储器阵列，即3D NAND(三维NAND)存储器；随着集成度的越来越高，3D NAND存储器已经从32层发展到64层，甚至更高的层数。

在3D NAND存储器中，具有由层间绝缘层和栅极交替堆叠形成的堆叠结构，所述堆叠结构包括核心区域以及围绕所述核心区域设置的台阶区域。所述核心区域，用于信息的存储；所述台阶区域，位于所述堆叠结构的顶部，用于向所述核心区域传输控制信息，以实现信息在所述核心区域的读写。同时，为了实现对3D NAND存储器中数据存储的控制，在所述堆叠结构的核心区域还包括贯穿所述堆叠结构的沟道孔。

但是，在现有的3D NAND存储器的制造工艺中，操作较为繁琐，而且极易对所述沟道孔的侧壁造成影响，从而导致生产效率的降低以及3D NAND存储性能的降低。

因此，如何降低三维存储器的制造成本，简化3D NAND存储器的制造步骤，同时改善三维存储器的性能，是目前亟待解决的技术问题。

技术实现要素：

本实用新型提供一种三维存储器，用以解决现有的三维存储器制造成本较高的问题，以简化三维存储器的制造步骤，同时有效改善三维存储器的性能。

为了解决上述问题，本实用新型提供了一种三维存储器，包括：

衬底，具有堆叠结构以及沿垂直于所述衬底的方向贯穿所述堆叠结构的沟道孔，所述堆叠结构包括沿垂直于所述衬底的方向依次排列的若干层栅极层；

NAND串，覆盖于所述沟道孔的侧壁表面；

沟道孔插塞，位于所述沟道孔内，所述NAND串的顶部与所述沟道孔插塞电连接，所述沟道孔插塞的材料与所述栅极层的材料相同。

优选的，所述沟道孔插塞的材料为钨。

优选的，在沿所述沟道孔的径向方向上，所述NAND串包括依次层叠于所述沟道孔的侧壁表面的阻挡层、电荷捕获层、隧穿层和沟道层；

所述沟道孔插塞沿垂直于所述衬底层叠设置于所述沟道层的顶部。

优选的，所述沟道孔插塞覆盖于所述隧穿层的侧壁表面。

优选的，还包括：

粘结层，覆盖于所述隧穿层的侧壁表面以及所述沟道层的顶部，用于电连接所述沟道孔插塞与所述NAND串。

优选的，所述粘结层的材料为氮化钛。

优选的，所述粘结层的厚度为3nm～6nm。

优选的，还包括：

导电层，位于所述沟道层的顶部与所述沟道孔插塞之间，用于降低所述沟道孔内的电阻。

优选的，所述导电层的材料为硅化钛。

本实用新型提供的三维存储器，采用与栅极层同材料的沟道孔插塞作为三维存储器沟道孔中与NAND串直接接触的连接插塞，相较于传统的多晶硅插塞或者非晶硅插塞，其刻蚀选择性与三维存储器中栅极层的刻蚀选择性相同，因而能够将台阶区域接触插塞孔的刻蚀工艺与沟道孔区域接触插塞孔的刻蚀工艺合二为一，简化了三维存储器的制造步骤，降低了三维存储器的制造成本，而且避免了沟道区域的接触插塞孔刻蚀过程中对沟道孔侧壁的损伤，显著改善了三维存储器的性能。

附图说明

附图1是本实用新型具体实施方式中三维存储器的整体结构示意图；

附图2是本实用新型具体实施方式中沟道孔的结构示意图；

附图3是本实用新型具体实施方式中三维存储器的制造方法流程图；

附图4A-4D是本实用新型具体实施方式中三维存储器制造过程中的主要工艺结构示意图。

具体实施方式

下面结合附图对本实用新型提供的三维存储器的具体实施方式做详细说明。

在三维存储器的制造过程中，一般需要总共经过五个步骤(也即五次掩模)才能完成三维存储器中所有接触插塞孔的刻蚀，即上层接触孔、中层接触孔、下层接触孔、外围接触孔和沟道接触孔，这增大了三维存储器的制造成本。为了降低三维存储器的制造成本，可以将三维存储器中台阶区域的接触插塞孔刻蚀工艺与沟道孔区域的接触插塞孔(即沟道接触孔)刻蚀工艺合二为一。但是，由于台阶区域接触插塞孔的刻蚀截止层为由金属材料构成的栅极层，而沟道孔区域接触插塞孔的刻蚀截止层为由多晶硅材料构成的沟道孔插塞。所述金属材料与所述多晶硅材料在刻蚀选择性方面存在较大的差异，在同时刻蚀形成所述台阶区域的接触插塞孔与所述沟道孔区域的接触插塞孔的过程中，会对沟道孔造成损伤，例如出现过刻蚀，导致三维存储器性能的降低。

为了解决上述问题，本具体实施方式提供了一种三维存储器，附图1是本实用新型具体实施方式中三维存储器的整体结构示意图，附图2是本实用新型具体实施方式中沟道孔的结构示意图。

如图1、图2所示，本具体实施方式提供的三维存储器包括：衬底10，具有堆叠结构以及沿垂直于所述衬底10的方向贯穿所述堆叠结构的沟道孔13，所述堆叠结构包括沿垂直于所述衬底10的方向依次排列的若干层栅极层11；NAND串14，覆盖于所述沟道孔13的侧壁表面；沟道孔插塞15，位于所述沟道孔13内，所述NAND串14的顶部与所述沟道孔插塞15电连接，所述沟道孔插塞15的材料与所述栅极层11的材料相同。优选的，所述三维存储器为3DNAND存储器。

具体来说，所述堆叠结构包括沿垂直于所述衬底10的方向交替堆叠的栅极层11和层间绝缘层12。所述堆叠结构的堆叠层数可以是32层、64层或者其他层数，本领域技术人员可以根据实际需要进行设定。一般来说，堆叠结构的堆叠层数越多，所述三维存储器的集成度越高。其中，所述栅极层11的材料优选为金属材料，例如钨。所述层间绝缘层12的材料可以为氧化物材料。

所述堆叠结构包括核心区域Ⅰ以及围绕所述核心区域Ⅰ设置的台阶区域Ⅱ，所述沟道孔13位于所述核心区域Ⅰ。所述台阶区域Ⅱ包括若干层台阶。在所述堆叠结构中，相邻的一层所述层间绝缘12与一层所述栅极层11组成一个绝缘/栅极层对。所述台阶区域Ⅱ包括沿垂直于所述衬底10的方向排列的若干层台阶，每层台阶具有一个绝缘/栅极层对或者多个绝缘/栅极层对，且下层台阶中的绝缘/栅极层对沿水平方向突出于上层台阶中的绝缘/栅极层对。

采用本具体实施方式提供的三维存储器结构，在后续进行接触插塞孔的刻蚀过程中，与所述沟道孔13对应的第一接触插塞孔16的刻蚀截止层为所述沟道孔插塞15，而与所述台阶区域对应的第二接触插塞孔17的刻蚀截止层为所述栅极层11，同时，由于所述沟道孔插塞15与所述栅极层11的材料相同，刻蚀选择性相同，从而可以将所述第一接触插塞孔16的刻蚀过程和与所述第二接触插塞孔17的刻蚀过程合二为一，在简化所述三维存储器制造工艺、降低三维存储器制造成本的同时，也不会对三维存储器中沟道孔的结构造成损伤，有效改善了三维存储器的性能。

优选的，所述沟道孔插塞15的材料为钨。由于所述三维存储器中所述栅极层11的材料通常为钨，将所述沟道孔插塞15的材料同样设置为钨。

优选的，在沿所述沟道孔13的径向方向上，所述NAND串14包括依次层叠于所述沟道孔13的侧壁表面的阻挡层21、电荷捕获层22、隧穿层23和沟道层24；所述沟道孔插塞15沿垂直于所述衬底10的方向层叠设置于所述沟道层24表面。

其中，所述阻挡层21的材料可以为氧化硅和/或者氮氧化硅；所述电荷捕获层22可以为氮化硅和/或氮氧化硅的单层或者多层材料；所述隧穿层23的材料可以为氧化硅和/或氮氧化硅；所述沟道层24的材料可以为本征多晶硅。

优选的，所述沟道孔插塞15覆盖于所述隧穿层23的侧壁表面。具体来说，所述沟道孔插塞15位于所述隧穿层23的侧壁表面与所述沟道层24的顶部围绕而成的区域内，以降低所述沟道孔13内的电阻。

优选的，所述三维存储器还包括：粘结层25，覆盖于所述隧穿层23的侧壁表面以及所述沟道层24的顶部，用于电连接所述沟道孔插塞15与所述NAND串14。更优选的，所述粘结层25的材料为氮化钛。

由于所述沟道孔插塞15采用与所述栅极层11相同的材料(例如钨)构成，其与所述隧穿层23以及所述沟道层24之间的粘附性能较差，为了增强所述沟道孔插塞15与所述NAND串14的电性连接性能，本具体实施方式在所述沟道孔插塞15与所述NAND串14之间设置有所述粘结层25。而且，当采用化学气相沉积工艺形成所述沟道孔插塞15的过程中，所使用的反应气体(例如含氟气体)可能会对所述NAND串14造成损伤，因此，通过设置所述粘结层25还可以起到对所述NAND串14的保护作用。

优选的，所述粘结层25的厚度为3nm～6nm。更优选的，所述粘结层25的厚度为4nm。所述粘结层25可以采用原子层沉积工艺形成。

优选的，所述三维存储器还包括：导电层26，位于所述沟道层24的顶部与所述沟道孔插塞15之间，用于降低所述沟道孔13内的电阻。优选的，所述导电层的材料为硅化钛。具体来说，所述导电层26设置于所述粘结层25与所述沟道层24之间，用于降低所述粘结层25与所述沟道层24的接触电阻。所述导电层26可以采用化学气相沉积工艺形成。

不仅如此，本具体实施方式还提供了一种三维存储器的制造方法，附图3是本实用新型具体实施方式中三维存储器的制造方法流程图，附图4A-4D是本实用新型具体实施方式中三维存储器制造过程中的主要工艺结构示意图，本具体实施方式制造得到的三维存储器的结构参见图1。本具体实施方式的三维存储器优选为为3D NAND存储器。如图1、图3、图4A-图4D所示，本具体实施方式提供的三维存储器的制造方法，包括如下步骤：

步骤S31，提供一衬底10，所述衬底10上具有堆叠结构以及沿垂直于所述衬底10的方向贯穿所述堆叠结构的沟道孔13，所述堆叠结构包括沿垂直于所述衬底10的方向依次排列的若干层栅极层11。其中，所述衬底10可以是Si衬底、Ge衬底、SOI(Silicon On Insulator，绝缘体上硅)衬底或GOI(Germanium On Insulator，绝缘体上锗)衬底。优选的，所述三维存储器为3D NAND存储器。在本具体实施方式中，所述衬底10优选为Si衬底，用于支撑在其上的器件结构。

步骤S32，形成NAND串14于所述沟道孔13的侧壁表面。

优选的，形成NAND串14于所述沟道孔13的侧壁表面的具体步骤包括：

形成阻挡层21于所述沟道孔13的侧壁表面；

形成电荷捕获层22于所述阻挡层21表面；

形成隧穿层23于所述电荷捕获层22表面；

形成沟道层24于所述隧穿层23表面。

其中，所述阻挡层21的材料可以为氧化硅和/或者氮氧化硅；所述电荷捕获层22可以为氮化硅和/或氮氧化硅的单层或者多层材料；所述隧穿层23的材料可以为氧化硅和/或氮氧化硅；所述沟道层24的材料可以为本征多晶硅。

步骤S33，沿所述沟道孔13沉积栅极层材料于所述NAND串14顶部，形成沟道孔插塞15。

优选的，形成沟道孔插塞15的具体步骤包括：

沿所述沟道孔13回刻蚀所述NAND串14，形成凹槽40，如图4A所示；

沉积栅极层材料于所述凹槽40内，形成所述沟道孔插塞15，如图4D所示。

优选的，沿所述沟道孔13回刻蚀所述NAND串14的具体步骤包括：

沿所述沟道孔13回刻蚀所述沟道层24，形成所述凹槽40，如图4A所示。例如，可以采用干法刻蚀工艺或者湿法刻蚀工艺沿所述沟道孔13回刻蚀所述沟道层24，以形成所述凹槽40。

优选的，沉积栅极层材料于所述凹槽40内的具体步骤包括：

沿所述凹槽40沉积导电粘结材料于所述隧穿层23的侧壁表面及所述沟道层24的顶部，形成粘结层25，如图4C所示。

沿所述凹槽40沉积栅极层材料于所述粘结层25表面，形成所述沟道孔插塞15。

具体来说，所述导电粘结材料为氮化钛；沿所述凹槽40沉积导电粘结材料于所述隧穿层23的侧壁表面及所述沟道层24的顶部的具体步骤包括：

采用原子层沉积工艺沉积氮化钛于所述隧穿层23的侧壁表面及所述沟道层24的顶部，形成所述粘结层25。

优选的，形成粘结层25之前还包括如下步骤：

沿所述凹槽40沉积导电材料于所述沟道层24的顶部，形成导电层26，如图4B所示。

优选的，所述导电材料为钛；沿所述凹槽40沉积导电材料于所述沟道层24的顶部的具体步骤包括

采用化学气相沉积工艺沉积所述钛于所述沟道层24的顶部，形成由硅化钛材料构成的所述导电层26。具体来说，采用化学沉积工艺沉积钛于所述沟道层24的顶部，沉积的所述钛与构成所述沟道层24的多晶硅材料反应，于所述沟道层24的顶部生成所述硅化钛材料。

优选的，所述堆叠结构包括核心区域Ⅰ以及围绕所述核心区域Ⅰ设置的台阶区域Ⅱ；形成沟道孔插塞15于所述沟道孔13内之后还包括如下步骤：

形成覆盖所述堆叠结构的介质层；

刻蚀所述介质层，于所述核心区域Ⅰ形成贯穿至所述沟道孔插塞15的第一接触孔16、并同时于所述台阶区域Ⅱ形成贯穿至所述堆叠结构中栅极层11表面的第二接触孔17。

具体来说，与所述沟道孔13对应的第一接触插塞孔16的刻蚀截止层为所述沟道孔插塞15，而与所述台阶区域对应的第二接触插塞孔17的刻蚀截止层为所述栅极层11，同时，由于所述沟道孔插塞15与所述栅极层11的材料相同，刻蚀选择性相同，因而可以在同一刻蚀工艺中同步形成，以实现对三维存储器制造工艺的简化。

本具体实施方式提供的三维存储器，采用与栅极层同材料的沟道孔插塞作为三维存储器中沟道孔中的连接插塞，相较于传统的多晶硅插塞或者非晶硅插塞，其刻蚀选择性与三维存储器中同为金属材料的栅极层的刻蚀选择性接近，因而能够将台阶区域接触插塞孔的刻蚀工艺与沟道孔区域接触插塞孔的刻蚀工艺合二为一，简化了三维存储器的制造步骤，降低了三维存储器的制造成本，而且避免了沟道区域的接触插塞孔刻蚀过程中对沟道孔侧壁的损伤，显著改善了三维存储器的性能。

以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。