存储器结构的制作方法

本实用新型涉及半导体技术领域，尤其涉及一种存储器结构。

背景技术：

近年来，闪存(Flash Memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3D NAND)技术得到了迅速发展。

3D NAND的存储阵列形成于衬底表面，所述衬底通常为P型衬底，所述衬底内还形成有掺杂阱，包括N型掺杂阱和位于所述N型掺杂阱内的P型掺杂阱。所述掺杂阱与衬底构成PNP型掺杂结构。在对3D NAND存储器进行擦除操作时，需要向所述掺杂阱提供高压。而所述掺杂阱容易与衬底之间以及相邻掺杂阱之间产生漏电等问题，影响存储器的性能。

技术实现要素：

本实用新型所要解决的技术问题是，提供一种存储器结构，能够提高存储器的性能。

本实用新型提供一种存储器结构，包括：衬底层，所述衬底层具有相对的第一表面和第二表面，所述衬底层内形成有导电区域，所述导电区域的顶部朝向所述衬底层的第一表面，所述导电区域的底部朝向所述衬底层的第二表面；存储层，所述存储层位于所述衬底层的第一表面上；隔离结构，贯穿所述衬底层，且位于所述导电区域边缘，包围所述导电区域设置，用于隔离所述导电区域与所述隔离结构外围的衬底层；所述导电区域包括：位于所述导电区域底部的屏蔽层，以及位于所述屏蔽层上方的P型掺杂阱。

可选的，所述屏蔽层为金属层或N型重掺杂层。

可选的，所述屏蔽层与所述衬底层的第二表面共面。

可选的，所述P型掺杂阱包括P型重掺杂区和位于所述P型重掺杂区内的P型掺杂区。

可选的，所述存储层内形成有第一接触部，所述第一接触部连接至所述P型重掺杂区。

可选的，所述导电区域还包括位于所述P型掺杂阱外围的N型重掺杂区。

可选的，所述存储层内还形成有第二接触部，所述第二接触部连接至所述N型重掺杂区。

可选的，所述隔离结构包括贯穿所述衬底层的隔离沟槽和填充满所述隔离沟槽的隔离材料。

可选的，所述存储层内形成有存储堆叠结构以及贯穿所述存储堆叠结构的若干沟道孔结构，所述沟道孔结构底部位于所述P型掺杂区表面。

可选的，还包括：位于所述衬底层第二表面的介质层，所述隔离结构还贯穿所述介质层。

本实用新型的存储器结构的衬底层内的导电区域周围形成有隔离结构，作为导电区域与外围衬底层之间的物理隔离，从而避免所述导电区域向外漏电；并且通过所述导电区域底部的屏蔽层，屏蔽导电区域下方的电荷，提高存储器的擦除操作的擦除效率。

附图说明

图1至图4为本实用新型一具体实施方式的存储器结构的形成过程的结构示意图；

图5至图9为本实用新型一具体实施方式的存储器结构的形成过程的结构示意图。

具体实施方式

下面结合附图对本实用新型提供的存储器结构的具体实施方式做详细说明。

请参考图1至图4为本实用新型一具体实施方式的存储器结构的形成过程的结构示意图。

请参考图1，提供衬底层100，所述衬底层100具有相对的第一表面11和第二表面12；在所述衬底层100内形成导电区域，所述导电区域的顶部朝向所述衬底层100的第一表面11，所述导电区域的底部朝向所述衬底层100的第二表面12。

所述衬底层100为半导体材料层，可以为单晶硅晶圆、包括单晶硅晶圆以及晶圆表面的半导体外延层、或者绝缘体上硅衬底等。本具体实施方式中，所述衬底层100包括单晶硅晶圆以及位于所述单晶硅衬底表面的单晶硅外延层，所述单晶硅外延层表面为第一表面11，所述单晶硅晶圆另一侧表面为第二表面12。

所述导电区域包括：位于所述导电区域底部的屏蔽层101，以及位于所述屏蔽层101上方的P型掺杂阱。

该具体实施方式中，所述屏蔽层101为N型重掺杂层，所述P型掺杂阱包括P型重掺杂区102和位于所述P型重掺杂区102内的P型掺杂区103。

进一步的，该具体实施方式的导电区域内还包括位于所述P型掺杂阱外围的N型重掺杂区，该具体实施方式中，所述P型掺杂阱外围的N型重掺杂区为所述屏蔽层101的一部分，通过N型重掺杂形成。

该具体实施方式中，所述导电区域的形成方法包括：对所述衬底层101自第一表面11进行N型重掺杂，形成N型重掺杂区作为屏蔽层101，后续再依次进行P型重掺杂，形成P型重掺杂区102；在所述P型重掺杂区102内进行P型掺杂，形成P型掺杂区103。所述N型重掺杂在所述导电区域底部形成屏蔽层101。

所述屏蔽层101内的N型掺杂离子浓度较高，可以达到1E19cm^-3～9E19cm^-3，使得所述屏蔽层101具有较高的电子浓度，避免后续底部隔离区域外的交流信号穿透并影响衬底层上方包围的区域。所述P型重掺杂区102的掺杂浓度大于所述P型掺杂区103的掺杂浓度，在一个具体实施方式中，所述P型重掺杂区102内的P型掺杂离子浓度为1E19cm^-3～9E19cm^-3，所述P型掺杂区103内的P型掺杂离子浓度为1E18cm^-3～9E18cm^-3。所述P型重掺杂区102的掺杂浓度较高，使得所述P型重掺杂区102的电阻较低，在执行对存储器的擦除操作时，能够作为空穴转移的快速路径。

所述P型掺杂区103以及P型重掺杂区102可以用于调制存储串的底部选择管的阈值电压，并且作为空穴载流子的来源。

进一步，所述P型重掺杂区102与所述屏蔽层101之间会形成PN结耗尽区，避免所述P型重掺杂区102内的电流向外泄露。

该具体实施方式中，该步骤处，形成的所述屏蔽层101与衬底层100的第二表面12之间具有一定距离；后续可以通过对第二衬底层12减薄，使得所述屏蔽层101与所述衬底层100的第二表面12共面。

请参考图2，在所述衬底层100的第一表面11上形成存储层200。

所述存储层200包括绝缘层以及形成于所述绝缘层内的存储单元以及连接所述存储单元的存储电路。在一个具体实施方式中，所述存储层200内形成有位于所述衬底层第一表面11上的存储堆叠结构，以及贯穿所述存储堆叠结构的若干沟道孔结构203，所述沟道孔结构203与存储堆叠结构构成存储串。图3中仅示出了所述沟道孔结构203。所述沟道孔结构203底部位于所述P型掺杂区103表面。

所述存储层200内还形成有第一接触部201和第二接触部202。所述第一接触部201位于所述P型重掺杂区102表面，所述第二接触部202连接至N型重掺杂的屏蔽层101表面。在对存储器进行擦除操作时，通过所述第一接触部201对所述沟道孔结构203的底部的P型掺杂阱施加高电压，使空穴进入所述沟道孔结构203内，使得存储的电子被去除，从而实现擦除操作。

请参考图3，在所述衬底层100的第二表面12上形成介质层300。

所述介质层300作为覆盖所述衬底层100第二表面12的钝化层，用于保护所述衬底层100的第二表面12。所述介质层300的材料可以为TEOS、氮化硅、氮氧化硅、氧化硅等绝缘介质材料。所述介质层300可以为单层结构，也可以为多层堆叠结构。可以通过化学气相沉积工艺、旋涂工艺、原子层沉积工艺等各种沉积工艺形成所述介质层300。

该具体实施方式中，在形成所述介质层300之前，还包括对所述衬底层100的第二表面12进行减薄，直至暴露出屏蔽层101的底部，使得所述屏蔽层101与所述第二表面12共面，以减小所述衬底层100的厚度。

请参考图4，形成贯穿所述衬底层100和介质层300的隔离结构400，所述隔离结构400位于所述导电区域边缘，包围所述导电区域设置，用于隔离所述导电区域与所述隔离结构400外围的衬底层100。

所述隔离结构400的形成方法包括：在所述介质层300和衬底层100中，形成贯穿所述介质层300和衬底层100的隔离沟槽，所述隔离沟槽可以为单个隔离环，也可以为两个以上套嵌设置的隔离环，包围所述导电区域设置；在所述隔离沟槽内填充隔离材料，形成隔离结构400。所述隔离材料可以为氧化硅、氮氧化硅或氮化硅等绝缘介质材料。可以采用化学气相沉积工艺、原子层沉积工艺、等离子体增强化学气相沉积工艺等在所述隔离沟槽内填充所述隔离材料。形成所述隔离结构400的过程还包括进行平坦化等处理，以去除所述介质层300表面沉积的隔离材料。

在其他具体实施方式中，所述隔离结构400也可以仅位于所述衬底层100内，具体的，在形成所述介质层300之前，在衬底层100内形成外绕所述导电区域设置的隔离结构之后，再形成所述介质层300。

所述隔离结构400的至少一侧侧壁与所述导电区域连接，被所述隔离结构400包围的导电区域与周围的衬底层100之间通过所述隔离结构400实现物理隔离。该具体实施方式中，所述隔离结构400的一侧侧壁与所述屏蔽层101连接，另一侧连接至所述导电区域外围的衬底层100。

在另一具体实施方式中，所述隔离结构400与所述导电区域边缘之间还可以具有一定间距，所述导电区域与所述隔离结构400之间还具有部分厚度的衬底材料。所述隔离结构400用于实现被所述隔离结构400包围的区域与隔离结构400外围的衬底材料之间的隔离。

所述隔离结构400作为物理隔离结构，可以避免所述导电区域与隔离结构400外围的衬底层100之间发生漏电问题，进而提高存储器的性能。

后续还可以在所述存储层200表面键合形成有外围控制电路的晶圆。或者所述外围电路形成于所述衬底层100的其他区域上。

上述存储器结构的形成方法通过在衬底层100内的导电区域外围形成隔离结构400，从而避免所述导电区域向外漏电；并且通过所述导电区域底部的屏蔽层101，屏蔽导电区域下方的电荷；并且通过所述屏蔽层上方设置P型重掺杂区和P型掺杂区，提高存储器的擦除操作的擦除效率。

请参考图5至图9，为本实用新型另一具体实施方式的存储结构的形成过程的结构示意图。

请参考图5，提供一衬底层500，所述衬底层500包括第一表面51和第二表面52；刻蚀所述衬底层500的第二表面12，在所述衬底层500内形成凹槽501。

请参考图6，在所述凹槽501(请参考图5)内填充金属层601。所述金属层601作为屏蔽层。所述金属层601的材料可以为铜、钨、银、金或铝等金属材料。形成所述金属层601的工艺包括沉积工艺、以及平坦化工艺。

请参考图7，在所述金属层601上方的衬底层101内形成P型掺杂阱，所述P型掺杂阱包括P型重掺杂区602和位于所述P型重掺杂区602内的P型掺杂区603。

进一步的，该具体实施方式的导电区域内还包括位于所述P型掺杂阱外围的N型重掺杂区604。

所述金属层601以及所述金属层601上方的P型重掺杂区602、P型掺杂区603以及N型重掺杂区604构成所述衬底层500内的导电区域。

所述金属层601能够避免后续底部隔离区域外的交流信号穿透并影响衬底层上方包围的区域，从而屏蔽金属层601外部的噪声信号。

请参考图8，在所述衬底层500的第一表面51上形成存储层200。

所述存储层200包括绝缘层以及形成于所述绝缘层内的存储单元以及连接所述存储单元的存储电路。在一个具体实施方式中，所述存储层200内形成有位于所述衬底层第一表面51上的存储堆叠结构，以及贯穿所述存储堆叠结构的沟道孔结构203，所述沟道孔结构203与存储堆叠结构构成存储串。图8中仅示出了所述沟道孔结构203。所述沟道孔结构203底部位于所述P型掺杂区603表面。

所述存储层200内还形成有第一接触部201和第二接触部202。所述第一接触部201位于所述P型重掺杂区602表面，所述第二接触部202连接至N型重掺杂区604表面。在对存储器进行擦除操作时，通过所述第一接触部201对所述沟道孔结构203的底部的P型掺杂阱施加高电压，使空穴进入所述沟道孔结构203内，使得存储的电子被去除，从而实现擦除操作。

请参考图9，在所述衬底层500的第二表面52上形成介质层300；形成贯穿所述介质层300和所述衬底层500的隔离结构400，所述隔离结构400位于所述导电区域边缘，包围所述导电区域设置，用于隔离所述导电区域与所述隔离结构400外围的衬底层500。

请参考图5，为本实用新型一具体实施方式的存储器结构的结构示意图。

所述存储器结构包括：衬底层100，所述衬底层100具有相对的第一表面11和第二表面12，所述衬底层100内形成有导电区域，所述导电区域的顶部朝向所述衬底层100的第一表面11，所述导电区域的底部朝向所述衬底层100的第二表面12；存储层200，所述存储层200位于所述衬底层100的第一表面11上；隔离结构400，贯穿所述衬底层100，且位于所述导电区域边缘，包围所述导电区域设置，可以为单个或两个以上套嵌设置的隔离环，用于隔离所述导电区域与所述隔离结构400外围的衬底层100。

所述导电区域包括：位于所述导电区域底部的屏蔽层101，以及位于所述屏蔽层上方的P型掺杂阱。该具体实施方式中，所述屏蔽层101为N型重掺杂层，所述P型掺杂阱包括P型重掺杂区102和位于所述P型重掺杂区102内的P型掺杂区103。进一步的，该具体实施方式的导电区域内还包括位于所述P型掺杂阱外围的N型重掺杂区，该具体实施方式中，所述P型掺杂阱外围的N型重掺杂区为所述屏蔽层101的一部分，通过N型掺杂形成。

所述存储层200内形成有位于所述衬底层第一表面11上的存储堆叠结构，以及贯穿所述存储堆叠结构的若干沟道孔结构203，所述沟道孔结构203与存储堆叠结构构成存储串。图3中仅示出了所述沟道孔结构203。所述沟道孔结构203底部位于所述P型掺杂区103表面。所述存储层200内还形成有第一接触部201和第二接触部202。所述第一接触部201连接至P型重掺杂区102表面，所述第二接触部202位于所述N型重掺杂的屏蔽层101表面。

所述隔离结构400包括贯穿所述衬底层100的隔离沟槽和填充满所述隔离沟槽的隔离材料。该具体实施方式中，还包括位于所述衬底层100的第二表面12的介质层300，所述隔离结构400还贯穿所述介质层300。

请参考图9，为本实用新型另一具体实施方式的存储器结构的结构示意图。仅对该具体实施方式中与前述具体实施方式中不同的部分进行具体描述。

所述存储器结构包括衬底层500，所述衬底层500包括第一表面51和第二表面52；刻蚀所述衬底层500的第二表面12。所述衬底层500内的导电区域包括导电区域底部的金属层601，所述金属层601作为屏蔽层；还包括位于所述金属层601表面的P型掺杂阱。所述P型掺杂阱包括P型型重掺杂区602和位于所述P型掺杂区602内的P型掺杂区603。进一步的，该具体实施方式的导电区域内还包括位于所述P型掺杂阱外围的N型重掺杂区604。

所述存储层200内形成有位于所述衬底层第一表面51上的存储堆叠结构，以及贯穿所述存储堆叠结构的沟道孔结构203，所述沟道孔结构203与存储堆叠结构构成存储串。图8中仅示出了所述沟道孔结构203。所述沟道孔结构203底部位于所述P型掺杂区603表面。所述存储层200内还形成有第一接触部201和第二接触部202。所述第一接触部201连接至P型重掺杂区602表面，所述第二接触部202位于所述P型重掺杂区602表面。

上述存储器结构的衬底层内的导电区域周围形成有隔离结构，作为导电区域与外围衬底层之间的物理隔离，从而避免所述导电区域向外漏电；并且通过所述导电区域底部的屏蔽层，屏蔽导电区域下方的电荷，提高存储器的擦除操作的擦除效率。

以上所述仅是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。