一种带有异质结二极管的碳化硅MOS器件的制作方法

本实用新型涉及半导体技术领域，具体涉及一种带有异质结二极管的碳化硅MOS器件。

背景技术：

使用碳化硅材料制作的金属-氧化物-半导体（简称MOS）功率器件，可以在承受高电压的同时进行快速的开关。近几年，由于电力电子技术的发展，碳化硅MOS器件对于电力电子设备的高效化、小型化带来深远影响。目前，碳化硅MOSFET在应用中的反并联二极管主要来自其PN结。由于碳化硅较高的禁带宽度较高，其PN结二极管具有较高的正向开启电压（VF>2.7V），使得器件使用在过程中的导通损耗高。同时，因为碳化硅较高的基面缺陷（Basal Plane Defects），碳化硅器件在导通双极性电流时，容易产生堆叠位错（Stacking Faults），进而增加碳化硅的导通电阻、漏电流和影响器件可靠性。

技术实现要素：

针对现有技术的缺陷，本实用新型提供一种带有异质结二极管的碳化硅MOS器件。本实用新型通过引入异质结二极管，利用其开启电压低、单极性电流导电的特点，在降低了器件在反向二极管导电时的导通损耗的同时，降低了反向恢复电荷并提高了碳化硅的可靠性。

本实用新型提供一种带有异质结二极管的碳化硅MOS器件，包括：

半导体底部区[001]，其正面和背面依次设有第一导电类型半导体漂移区[002]和第一电极[013]；

第一导电类型半导体漂移区[002]的顶层中央设有栅电极[007]，栅电极[007]与漂移区[002]之间设有栅介质层[006]；

栅电极[007]两侧的第一导电类型半导体漂移区[002]内部设有与栅介质层[006]相接触的第二导电类型半导体沟道体区[003]；

第二导电类型半导体沟道体区[003]内部顶层设有同时与栅介质层[006]和欧姆接触层[010]相接触的第一导电类型半导体重掺杂区[004]；

第二导电类型半导体沟道体区[003]内部顶层设有与和欧姆接触层[010]相接触的第二导电类型半导体重掺杂区[005]；

第二导电类型半导体沟道体区[003]外侧的第一导电类型半导体漂移区[002]顶部设有与第一导电类型半导体漂移区[002]相接触的异质半导体区[008]；

第一导电类型半导体重掺杂区[004]和第二导电类型半导体重掺杂区[005]通过欧姆接触层[010]与第二电极[012]等电位；

异质半导体区[008]与第二电极[012]等电位；

第二电极[012]与栅电极[007]之间设有介质层[009]隔离。

其中，所述的半导体底部区[001]、第一导电类型半导体漂移区[002]、第二导电类型半导体沟道体区[003]、第一导电类型半导体重掺杂区[004]、第二导电类型半导体重掺杂区[005]的材料为碳化硅。

其中，在所述的第一导电类型半导体漂移区[002]顶部与异质半导体区[008]接触处，设有与第二导电类型半导体沟道体区[003]相间隔的第二导电类型半导体阻挡区[103]。

进一步，所述的一种带有异质结二极管的碳化硅MOS器件包含单个或者多个第二导电类型半导体阻挡区[103]。

其中，所述的第二导电类型半导体阻挡区[103]与第二导电类型半导体沟道体区[003]具有相同的材料和掺杂分布。

其中，所述的第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体。

其中，所述的第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体。

其中，所述的半导体底部区[001]的导电类型可以是第一导电类型和第二导电类型之中的一种。

其中，所述的异质半导体区[008]的材料为碳、硅、锗之中的至少一种元素组成的半导体材料，其禁带宽度与碳化硅不同。

附图说明

图1为一种带有异质结二极管的碳化硅MOS器件的一个实施例。所述MOS器件在反向二极管导通时的，其异质半导体区[008]与漂移区[002]形成异质结二极管，使第一导电类型的载流子可以从第一电极[013]流向第二电极[012]，从而实现单极电流导电，以减小器件的导通损耗和开关损耗，同时抑制了碳化硅的堆叠位错生长(Stacking Faults)，提高了可靠性。

图2为一种带有异质结二极管的碳化硅MOS器件的一个实施例。所述MOS器件进一步包含一个或者多个第二导电类型半导体阻挡区[103]。所述第二导电类型半导体阻挡区[103]可以使得所述MOS器件的异质结二极管在高压反偏时的漏电流得到抑制。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合实施例并参考附图，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。

本实用新型的一个实施例中，所述的半导体底部区[001]为N型碳化硅，其正面和背面依次设有N型碳化硅漂移区[002]和漏电极[013]。

本实用新型的一个实施例中，所述的N型碳化硅漂移区[002]的顶层中央设有栅电极[007]，栅电极[007]与漂移区[002]之间设有栅介质层[006]。

本实用新型的一个实施例中，所述的栅电极[007]两侧的N型碳化硅漂移区[002]内部设有与栅介质层[006]相接触的P型碳化硅沟道体区[003]。

本实用新型的一个实施例中，所述的P型碳化硅沟道体区[003]内部顶层设有与栅介质层[006]相接触的N型碳化硅重掺杂区[004]。

本实用新型的一个实施例中，所述的P型碳化硅沟道体区[003]内部顶层设有P型碳化硅重掺杂区[005]。

本实用新型的一个实施例中，所述的P型碳化硅沟道体区[003]外侧的N型碳化硅漂移区[002]顶部设有与N型碳化硅漂移区[002]相接触的异质半导体区[008]。

本实用新型的一个实施例中，所述的N型碳化硅重掺杂区[004]和P型碳化硅重掺杂区[005]通过欧姆接触层[010]与源电极[012]等电位。

本实用新型的一个实施例中，所述的异质半导体区[008]通过开口[011]与源电极[012]相接触，并与之等电位。

本实用新型的一个实施例中，所述的源电极[012]与栅电极[007]之间设有介质层[009]隔离。

本实用新型的一个实施例中，所述的N型碳化硅漂移区[002]顶部与异质半导体区[008]接触处，设有与P型碳化硅沟道体区[003]相间隔的P型碳化硅阻挡区[103]。

本实用新型的一个实施例中，所述的一种带有异质结二极管的碳化硅MOS器件包含单个P型碳化硅阻挡区[103]。

本实用新型的一个实施例中，所述的P型碳化硅阻挡区[103]与P型碳化硅沟道体区[003]具有掺杂分布。

本实用新型的一个实施例中，所述的异质半导体区[008]的材料为硅材料，其禁带宽度约为1.05eV，小于碳化硅的禁带宽度。