采用混合晶片键合技术的全包围栅极器件架构的制作方法

几十年来，平面晶体管(器件)一直被制造用于集成电路。然而，随着晶体管尺寸减小，短沟道效应增加。短沟道效应的一个示例是泄漏电流。功耗随着泄漏电流而增加。短沟道效应的其他示例是闩锁效应、漏极引发的势垒降低(dibl)、穿通、性能对温度的依赖性、碰撞电离以及硅衬底和用于源极和漏极区的阱的寄生电容。

在一些实施例中，使用绝缘体上硅(soi)技术来代替体互补金属氧化物半导体(cmos)技术，以减少短沟道效应。然而，由soi晶片中的封装晶体管产生的热量无法传输到硅衬底的背部。使用进一步的制造步骤来制造散热器。例如，在制造晶体管之后，形成穿过块状硅层的厚度延伸到阻挡氧化物层的多个插塞。多个插塞允许器件操作所产生的热量通过块状硅层散到晶片的背表面。然而，多个插塞增加了制造成本，并且可能包括重新加工制造部件。

非平面晶体管是半导体加工中用于减少短沟道效应的最新进展。三栅极晶体管、鳍式场效应晶体管(fet)和全包围栅极(gaa)晶体管是非平面晶体管的示例。然而，这些器件的制造要求可能会限制可制造性。此外，随着晶体管尺寸减小，源极区与漏极区之间的寄生泄漏路径仍然成问题。

当制造非平面晶体管时，在一些实施例中，通过用于晶片键合的各种技术之一使两个衬底彼此接触。在一些实施例中，进行接触的两个衬底的表面使用不同的半导体导电层。结合不同导电层的晶片键合技术增加了晶格错位和加工缺陷。此外，在各种实施例中，用半导体加工制造这两个衬底中的每一者。对这两个衬底中的每一者进行加工也增加了加工缺陷以及制造成本。此外，晶片键合界面与有源器件之间的距离相对较小。相关联的应力和应变也会增加晶格错位和加工缺陷。

鉴于上述情况，需要用于制造非平面器件同时管理半导体加工产率和成本的有效方法和系统。

附图说明

图1是正在制造的器件的横截面视图的概图。

图2是正在制造的器件的另一横截面视图的概图。

图3是正在制造的器件的另一横截面视图的概图。

图4是正在制造的器件的另一横截面视图的概图。

图5是正在制造的器件的另一横截面视图的概图。

图6是正在制造的器件的另一横截面视图的概图。

图7是正在制造的器件的另一横截面视图的概图。

图8是从正在制造的半导体器件的正面的横截面视图的概图。

图9是正在制造的器件的另一横截面视图的概图。

图10是从正在制造的半导体器件的正面的横截面视图的概图。

图11是用于为具有局部绝缘体上硅(soi)的非平面半导体器件形成纳米线的方法的概图。

图12是正在制造的器件的另一横截面视图的概图。

图13是正在制造的器件的另一横截面视图的概图。

图14是正在制造的器件的另一横截面视图的概图。

图15是正在制造的器件的另一横截面视图的概图。

图16是正在制造的器件的另一横截面视图的概图。

虽然本发明容易具有各种修改和替代形式，但是附图以示例方式示出并且本文中详细地描述了具体实施例。然而，应理解，附图及其详细描述并不旨在将本发明限制于所公开的特定形式，相反，本发明将涵盖落入由所附权利要求限定的本发明范围内的所有修改、等同物和替代物。

具体实施方式

在以下描述中，阐述了许多具体细节以提供对本发明的透彻理解。然而，本领域普通技术人员应认识到，本发明可以在没有这些具体细节的情况下实践。在一些情况下，没有详细示出众所周知的电路、结构和技术，以避免模糊本发明。此外，应当理解，为了说明的简单和清楚起见，图中所示的元件不一定按比例绘制。例如，一些元件的尺寸相对于其他元件被放大。

预期用于制造非平面器件同时管理半导体加工产率和成本的系统和方法。在各种实施例中，一种半导体器件制造工艺形成非平面器件或晶体管，其中器件的主体与硅衬底绝缘，但是源极区和漏极区与硅衬底不绝缘。在两个衬底中的第一衬底上，半导体器件制造工艺形成交替半导体层的堆叠，以用作栅极区中的纳米线。在各种实施例中，交替的半导体层是硅层和硅锗层。

所述工艺在第一衬底的堆叠的至少最顶部半导体层中蚀刻沟槽。沟槽的长度至少与沟道长度一样长，同时由源极区的位置和漏极区的位置界定。换句话说，源极区和漏极区不被包括在沟槽中。在沟槽中形成至少一个相对厚的二氧化硅层。因此，所述工艺建立了局部绝缘体上硅(soi)，所述soi将器件的主体与硅衬底绝缘同时未将源极区和漏极区与硅衬底绝缘。由于填充的沟槽不在源极区和漏极区的位置下方延伸，因此由后来操作的器件产生的热量通过硅衬底传输到晶片的背部。

所述工艺将第二硅衬底放置在沟槽中的氧化物层和第一衬底的堆叠的最顶部半导体层两者的顶部上。在各种实施例中，进行接触的两个衬底的表面使用相同类型的半导体层。例如，两个衬底的每个表面都是硅层。结果，当所述工艺对两个衬底执行晶片键合时，减少了加工缺陷量。在各种实施例中，没有在第二衬底上执行半导体加工。因此，降低了晶格错位和加工缺陷的风险。之后，将器件翻转，使得第一衬底和堆叠位于第二衬底的顶部上。半导体器件制造工艺通过从硅层或硅锗层的堆叠形成栅极区的纳米线而继续。

在接下来对图1至图16的描述中，描述了也管理加工产率和成本的非平面半导体器件的制造步骤。转到图1，示出了正在制造的半导体器件的一部分的横截面视图的概括框图。这里，交替导电层在硅衬底105的顶部上生长。在一些实施例中，首先生长硅锗半导体外延生长层110，接着是硅半导体外延生长层115，并且然后层110和115交替。在其他实施例中，堆叠另外包括砷化镓半导体层。用于堆叠的其他半导体层是可能且预期的。在所示实施例中，最顶部外延生长层120是硅半导体外延生长层。

通过高温两步工艺利用氢气退火来生长硅锗外延生长105，其中生长薄的低温锗第一缓冲层、接着是生长在顶部上的较厚高温锗层。通过使用气相外延(vpe)来生长硅外延生长115，所述vpe是化学气相沉积(cvd)的修改，或者使用分子束外延(mbe)和液相外延(lpe)。生长交替的半导体层110和115，以便之后形成栅极区的纳米线。

参考图2，示出了正在制造的半导体器件的一部分的另一横截面视图的概括框图。如图所示，作为硅外延生长层115的最顶部半导体层120具有蚀刻到其中的沟槽。在各种实施例中，使用干蚀刻工艺来蚀刻沟槽。硅外延生长层115的未被掩模层保护的部分浸入等离子体中，所述等离子体是反应气体。通过化学反应和/或离子轰击除去无保护层。反应产物在气流中被带走。

通过调整蚀刻工艺的参数，等离子体蚀刻工艺可以在多种模式中的一种模式下操作。一些等离子体蚀刻工艺在0.1托与5托之间的压力下操作。在各种实施例中，等离子的源气体含有氯或氟。例如，使用四氯化碳(ccl4)来蚀刻硅和铝。使用三氟甲烷(chf3)来蚀刻二氧化硅和氮化硅。使用含氧的等离子体的源气体来氧化(“灰化”)光致抗蚀剂，这有利于除去光致抗蚀剂。

等离子体蚀刻工艺可以是各向同性的，即，在图案化表面上呈现出与向下蚀刻速率大致相同的横向底切速率。以下等离子体蚀刻工艺是各向同性工艺：产生高能电中性自由基，所述自由基在无保护层的表面起反应，使得在无保护层上从各个角度发生反应。等离子体蚀刻工艺也可以是各向异性的，即，呈现出比向下蚀刻速率更小的横向底切速率。各向异性等离子体蚀刻工艺用于深反应离子蚀刻。

对比上述工艺的一百帕斯卡，离子研磨或溅射蚀刻工艺使用较低的压力，诸如按10毫帕斯卡的比例，并用惰性气体的高能离子轰击无保护层(未被掩模层覆盖)。氩气通常用作惰性气体。高能离子通过转移动量而将原子从诸如硅外延生长层115的无保护层中撞击出来。高能离子通常从单个方向与无保护层反应，这导致溅射蚀刻工艺是各向异性的。在各种实施例中，溅射蚀刻工艺包括相对较差的选择性。

反应离子蚀刻(rie)工艺通过电磁场在相对低的压力下产生等离子体，以除去沉积在晶片上的材料。深反应离子蚀刻(drie)工艺是用于在无保护层中产生深穿透以获得陡边的孔和沟槽的相对高各向异性蚀刻工艺。

除了选择蚀刻工艺之外，还选择用于保护被蚀刻层的部分的掩模材料、蚀刻速率和蚀刻时间中的每一者，以在图2的硅外延生长层115中产生沟槽，所述沟槽的长度至少与正在制造的半导体器件的沟道长度一样长。沟槽的长度示为“l1”。沟槽的长度l1也由将在随后的制造步骤中添加的源极区的位置和漏极区的位置界定。换句话说，源极区和漏极区不被包括在沟槽中。因此，沟槽的长度l1不跨越正在制造的半导体器件的长度。因此，半导体器件制造工艺在建立局部绝缘体上硅(soi)，所述soi使器件的主体与硅衬底绝缘，而不使源极区和漏极区与硅衬底绝缘。

接下来，形成受控厚度的二氧化硅(sio2)层205。在各种实施例中，使用等离子体增强化学气相沉积(pecvd)工艺来使二氧化硅薄膜从气态(蒸气)到固态沉积在硅外延生长层115上。pecvd工艺在接地电极和平行射频(rf)激励电极之间引入反应气体。电极之间的电容耦合将反应气体激发成等离子体，这引起化学反应并导致反应产物沉积在硅外延生长层115上。二氧化硅205可以使用气体(诸如二氯硅烷或硅烷)与氧前体(诸如氧和一氧化二氮)的组合、通常在几毫托至几托的压力下进行沉积。二氧化硅层205的厚度相对较厚。例如，二氧化硅层205的厚度比用于在纳米线上沉积二氧化硅的后续加工步骤中形成的薄栅极二氧化硅层的厚度大至少一个数量级。

在沉积了二氧化硅层205之后，使用化学机械平坦化(cmp)步骤除去不想要的二氧化硅并将硅晶片上的剩余二氧化硅层205抛光。cmp步骤实现了近乎完美的平坦且光滑表面，在所述表面上建立集成电路的其他层。此后，将二氧化硅层205蚀刻至期望的厚度。蚀刻之后，将氮化硅(sinx)层210沉积在沟槽中的二氧化硅层205和最顶部半导体层120上，所述最顶部半导体层120是硅外延生长层115。

非晶氢化氮化硅(sinx)的化学和电性质使得这种材料成为集成电路中的绝缘层的良好候选。在一些实施例中，利用等离子体增强化学气相沉积(pecvd)技术由硅烷(sih4)和氨(nh3)形成氮化硅层210。在其他实施例中，利用低压化学气相沉积(lpcvd)技术形成氮化硅层210。

在上述之后，使用cmp步骤从最顶部半导体层120(其为硅外延生长层115)的顶部除去不想要的氮化硅，并将氮化硅抛光。然后用含氟混合物蚀刻氮化硅层210，以从最顶部半导体层120和沟槽内除去所述氮化硅层直至期望的厚度，并且然后形成另一个二氧化硅层。类似于氮化硅层210下方的第一二氧化硅层，沉积氮化硅层210上方的第二二氧化硅层，cmp步骤除去不需要的二氧化硅并将硅晶片上的剩余二氧化硅层抛光，并且将其蚀刻至期望的厚度。二氧化硅、氮化硅和二氧化硅的多个层为正在制造的非平面半导体器件提供绝缘层。在其他实施例中，不使用氮化硅层，并且仅用二氧化硅填充沟槽，以便为正在制造的非平面半导体器件提供绝缘层。

现在转到图3，示出了正在制造的半导体器件的一部分的另一横截面视图的概括框图。这里，第二硅衬底305键合到二氧化硅层205和第一硅衬底105顶部上的堆叠的最顶部半导体层120(其为硅外延生长层115)的顶部。通过多种晶片到晶片键合技术中的任何一种来执行键合。例如，在一些实施例中，使用铜基晶片键合，也称为热压键合。以铜作为键合介质，建立电键合作为晶片之间的导电路径。此外，建立机械键合以用于将晶片保持在一起。在其他实施例中，使用氧化物-氧化物键合，也称为分子键合、熔融键合或直接晶片键合。

在各种实施例中，两个键合表面使用相同类型的半导体层。如图所示，第二硅衬底305具有带有硅半导体层的表面，并且最顶部半导体层120是硅外延生长层115。因此，当工艺在两个键合表面使用相同类型的半导体层的情况下执行晶片键合时，加工缺陷的量减少。在各种实施例中，没有在第二硅衬底305上执行半导体加工。因此，晶格错位和加工缺陷的风险进一步降低。随后，将正在制造的器件翻转，使得硅衬底105和堆叠位于硅衬底305的顶部，如下面的描述所示。

现在转到图4，示出了正在制造的半导体器件的一部分的另一横截面视图的概括框图。这里，正在制造的器件已经被翻转，使得硅衬底105和堆叠位于硅衬底305的顶部上。交替半导体导电层的堆叠405被示为在最顶部半导体层120的顶部上。虚线用于示出来自先前执行的晶片键合技术的键合表面。

在将正在制造的器件翻转之后，沟槽现在颠倒过来。沟槽仍然包括二氧化硅层205、氮化硅层210和另一个二氧化硅层205。在一些实施例中，沟槽内的每一层具有单独且不同的厚度。在其他实施例中，沟槽内的多个层具有相同的厚度。沟槽内的三个层的厚度总和提供了被示为虚线的晶片键合界面与正在制造的有源器件之间的距离。增加的距离减少了来自晶片键合技术的相关联应力和应变，这也减少了晶格错位和加工缺陷。

如前所述，沟槽为稍后形成的栅极提供局部soi。此外，在沟槽的任一侧上的通道允许以后将由操作器件产生的热量通过最顶部半导体层120(其为硅外延生长层115)和块状硅衬底305散到晶片的背表面。在使用铜基晶片键合的实施例中，所产生的热量也通过两个晶片之间的铜键合介质排散。

现在参考图5，示出了正在制造的半导体器件的一部分的另一横截面视图的概括框图。这里，从交替半导体层的前一堆叠405创建交替半导体层的鳍堆叠505。通过多种工艺形成具有相对小间距但尺寸适合场效应晶体管的硅鳍。在各种实施例中，利用侧壁图像转移(sit)工艺形成硅鳍。在其他实施例中，利用极紫外(euv)光刻形成硅鳍。在其他实施例中，通过定向自组装(dsa)图案化经由化学外延或自对准定制形成硅鳍。

现在转到图6，示出了正在制造的半导体器件的一部分的另一横截面视图的概括框图。这里，绝缘层605沉积在交替半导体层110和115的鳍图案周围。绝缘层605包括二氧化硅和氮化硅中的一种或多种。对绝缘层605进行蚀刻以在稍后将形成的栅极区中暴露交替导电层110和115。选择保留层110和115中的给定导电层以用于形成栅极区。之后，除去层110和115中的除了所选层之外的任何半导体层。例如，选择保留硅外延生长层115。因此，从交替堆叠中除去硅锗外延生长层110的一部分。被除去部分的长度至少等于沟道长度。

现在参考图7，示出了正在制造的半导体器件的一部分的另一横截面视图的概括框图。如图所示，通过沉积和蚀刻在绝缘层605的内壁中形成间隔物705。在各种实施例中，间隔物705包括氮化硅。在其他实施例中，间隔物705是二氧化硅和氮化硅的组合。在硅外延生长层115上生长相对薄的二氧化硅层，以在栅极区中提供硅纳米线750。在一些示例中，硅纳米线750具有5至7纳米的厚度，而栅极二氧化硅层(外壳)具有1纳米至10到15埃范围内的厚度。使用高温下的干氧化加工步骤以在硅纳米线750上形成相对薄的氧化物外壳。此后，可以使用原子层沉积(ald)将诸如氧化铪(hfo2)的高k电介质沉积在纳米线750上的氧化物外壳上。高k电介质也可以被称为高k膜。

栅极金属材料710已经沉积，接着是将栅极金属710抛光的cmp步骤。在各种实施例中，将氮化钛(tin)用于栅极金属710。栅极金属710设置在纳米线周围。沟槽中的二氧化硅层205和氮化物层210的堆叠提供了局部绝缘体上硅(soi)，其中栅极区与硅衬底305隔离。因此，栅极区与硅衬底305之间的电容耦合减小。然而，局部soi不像典型的soi那样跨越正在制造的半导体器件的长度。相反，局部soi具有长度l1，并且由源极区的位置和漏极区的位置界定。因此，半导体器件(晶体管)没有被局部soi封装，并且通道存在于沟槽的任一侧上，以允许器件操作产生的热量通过最顶部半导体层120(其为硅外延生长层115)和块状硅衬底305散到晶片的背表面。

如图6至图7所示，形成用于源极区的源极触点720、栅极触点730和用于漏极区的漏极触点740。在一些实施例中，在硅纳米线的两端形成硅化物触点，从为源极区和漏极区提供低电阻触点720和740。在沉积金属栅极710与形成触点720至740之间，蚀刻掉绝缘层605，接着是通过注入工艺形成源极区和漏极区。随后，沉积另一绝缘层，但这次是在氮化硅间隔物外部的导电层110和115的交替部分周围。

现在转到图8，示出了从正在制造的半导体器件的正面的横截面视图的概括框图。如图所示，示出硅纳米线750水平地在源极区与漏极区之间。示出金属栅极710贯穿栅极区并在纳米线750周围，以提供全包围栅极(gaa)半导体器件。如前所述，沟槽中的二氧化硅层和氮化硅层的堆叠提供了局部绝缘体上硅(soi)，其中栅极区与硅衬底305隔离。由于局部soi不像典型soi那样跨越正在制造的半导体器件的长度，所以存在用于耗散由器件操作产生的热量的通道。

注意，在一些实施例中，选择保留硅锗半导体层110以用于建立p沟道半导体器件。选择保留硅半导体层115以用于建立n沟道半导体器件。还应注意，其他材料可以用于半导体层。例如，砷化镓(gaas)可以用于建立n沟道半导体器件。在各种实施例中，如果选择保留的半导体层驻留在最顶部半导体层120的顶部上，则向二氧化硅层中蚀刻沟槽以用于沉积栅极材料710。否则，不使用额外的沟槽。

图9示出了正在制造的半导体器件的一部分的另一横截面视图的概括框图。在这种情况下，硅锗半导体层被选择为纳米线，而不是硅半导体层。因此，从交替堆叠中除去硅外延生长层115的一部分。被除去的部分的长度至少等于沟道长度。类似于图7中先前示出的横截面视图，已经在半导体器件上形成触点。形成用于源极区的源极触点720、栅极触点730和用于漏极区的漏极触点740。如前所述，在沉积金属栅极710与形成接触720至740之间，蚀刻掉绝缘层，接着是通过注入工艺形成源极区和漏极区。之后，沉积另一绝缘层。

金属栅极710沉积在整个栅极区中和硅锗纳米线950周围，以提供全包围栅极(gaa)半导体器件。此外，金属栅极710沉积在顶部二氧化硅层的沟槽内。在各种实施例中，当被选择为纳米线的所选半导体层驻留在沟槽的顶部上时，将器件翻转之后的顶部二氧化硅层蚀刻，以形成空间以供栅极金属710稍后沉积。在各种实施例中，氮化硅层用于限制对器件翻转后的顶部二氧化硅层的蚀刻。在其他实施例中，沟槽不包括氮化硅层，并且基于定时蚀刻工艺来蚀刻器件翻转之后的顶部二氧化硅层。选择蚀刻速率和蚀刻时间以形成用于稍后沉积栅极金属710的第二沟槽。在这种情况下，硅锗半导体层被选择为纳米线，而不是硅半导体层。在蚀刻了二氧化硅层之后，在硅锗半导体层110上生长相对薄的二氧化硅层，以在栅极区中提供纳米线950。使用高温下的干氧化加工步骤以在硅纳米线950上形成相对薄的氧化物外壳。此后，可以使用原子层沉积(ald)将诸如氧化铪(hfo2)的高k电介质沉积在纳米线950上的氧化物外壳上。高k电介质也可以被称为高k膜。

现在转到图10，示出了从正被制造的半导体器件的正面的横截面视图的概括框图。如图所示，示出硅锗纳米线950水平地在源极区与漏极区之间。示出金属栅极贯穿栅极区并在硅锗纳米线950周围，以提供全包围栅极(gaa)半导体器件。

此外，金属栅极710位于器件翻转之后的顶部二氧化硅层中的沟槽内。蚀刻到二氧化硅层中的第二沟槽的长度被示为长度l2。长度l2小于蚀刻到器件翻转之前的最顶部半导体层120中的第一沟槽的长度l1。如前所述，沟槽中的层的堆叠提供了局部绝缘体上硅(soi)，其中栅极区与硅衬底305隔离。由于局部soi不像典型soi那样跨越正在制造的半导体器件的长度，所以存在用于耗散由器件操作产生的热量的通道。

现在转到图11，示出了用于为具有局部绝缘体上硅(soi)的非平面半导体器件形成纳米线的方法1100的一个实施例。出于讨论的目的，按顺序示出这个实施例中的步骤。然而，在其他实施例中，一些步骤以不同于所示的顺序发生，一些步骤同时执行，一些步骤与其他步骤组合，并且一些步骤不存在。

生长至少两种类型的导电层，作为晶片的硅衬底的顶部上的堆叠中的交替层和稀土金属氧化物层(框1102)。例如，在晶片的硅衬底的顶部上生长诸如硅锗的第一类型的半导体层。在第一类型的半导体层的顶部上生长诸如硅的第二类型的半导体层。之后，在第二类型的半导体层的顶部上生长第一类型的半导体层，并且重复交替生长步骤。

向半导体器件的最顶部半导体层中蚀刻沟槽(框1104)。选择掩模材料、蚀刻速率和蚀刻时间，以产生长度至少与正在制造的半导体器件的沟道长度一样长的沟槽。沟槽的长度还由将在随后的制造步骤中添加的源极区的位置和漏极区的位置界定。因此，沟槽的长度不跨越正在制造的半导体器件的长度。

之后，仅针对器件沟道，在沟槽中形成二氧化硅(sio2)层(框1106)。通过沉积、化学机械平坦化(cmp)步骤形成二氧化硅层，所述cmp步骤用于除去不需要的二氧化硅并将硅晶片上的剩余二氧化硅层抛光，并且蚀刻至期望的厚度。随后，仅针对器件沟道，在二氧化硅层上形成氮化硅(sinx)层。也利用沉积、cmp和蚀刻形成氮化硅层。在沟槽的顶部处和在氮化硅层的顶部上，仅针对器件沟道形成另一二氧化硅层。二氧化硅、氮化硅和二氧化硅的多个层为正在制造的非平面半导体器件提供绝缘层。在其他实施例中，不使用氮化硅层，并且仅用二氧化硅填充沟槽，以便为正在制造的非平面半导体器件提供绝缘层。

将第二硅衬底键合在堆叠的最顶部半导体层和沟槽中的顶部二氧化硅层的顶部上(框1108)。通过多种晶片到晶片键合技术中的任何一种来执行键合。例如，在一些实施例中，使用铜基晶片键合。以铜作为键合介质，建立电键合作为晶片之间的导电路径，并且建立机械键合以将晶片保持在一起。在其他实施例中，使用氧化物-氧化物键合，也称为分子键合、熔融键合或直接晶片键合。在各种实施例中，两个键合表面使用相同类型的半导体层。例如，第二硅衬底具有与堆叠的最顶部半导体层(其为硅外延生长层)相同的表面。因此，当工艺在两个键合表面使用硅半导体层的情况下对两个键合表面中的每一者执行晶片键合时，加工缺陷的量减少。在各种实施例中，没有在第二硅衬底上执行半导体加工。

将正在制造的器件翻转，使得第一硅衬底及其对应的堆叠位于第二硅衬底的顶部上(框1110)。交替半导体导电层的堆叠现在放置在蚀刻有沟槽的先前最顶部半导体层的顶部上。将正在制造的器件翻转之后，现在沟槽颠倒过来。

从交替的半导体层中形成鳍图案(框1112)。通过定向自组装(dsa)图案化经由化学外延或自对准定制形成具有相对小间距但尺寸适合场效应晶体管的硅鳍。绝缘层沉积在鳍图案周围。绝缘层可以包括二氧化硅和氮化硅。对绝缘层进行蚀刻以在稍后将要形成的栅极区中暴露交替半导体层。

为纳米线选择第一类型的半导体层(框1114)。第一类型包括硅、硅锗、砷化镓(gaas)等中的一种。选择保留第一类型的导电层以用于形成栅极区。从堆叠中除去非第一类型半导体层(框1116)。如果剩余的第一类型导电层驻留在将器件硅衬底翻转之前的二氧化硅层和堆叠的最顶部半导体层的顶部上(条件框1118，“是”分支)，则向顶部二氧化硅层中蚀刻沟槽(框1120)。

如果剩余的第一类型导电层没有驻留在将器件硅衬底翻转之前的二氧化硅层和堆叠的最顶部半导体层的顶部上(条件框1118，“否”分支)，则不向顶部二氧化硅层中蚀刻沟槽。在第一类型的半导体层上生长相对薄的二氧化硅层，以在栅极区中提供纳米线(框1122)。随后，在纳米线周围和二氧化硅中的任何沟槽内提供栅极金属(框1124)。此外，在纳米线的两端形成硅化物触点，从而为源极区和漏极区提供低电阻触点。在沉积金属栅极与形成触点之间，蚀刻掉纳米线端部周围的绝缘层，接着是对源极区和漏极区进行注入工艺。随后，沉积另一绝缘层，但这次是在氮化硅间隔物外部的导电层的交替部分周围。

图12至图16中示出了正在制造的半导体器件的一部分的其他横截面视图。在图12中，示出了正在制造的半导体器件的一部分的横截面视图的概括框图。这里，如前所示，在硅衬底105的顶部生长交替导电层。类似于图2的横截面视图，在图13中，作为硅外延生长层115的最顶部半导体层120具有蚀刻到其中的沟槽。沟槽的长度l1由将在随后的制造步骤中添加的源极区的位置和漏极区的位置界定。因此，沟槽的长度l1不跨越正在制造的半导体器件的长度。然而，与图2的横截面视图相反，沟槽被进一步蚀刻到最顶部半导体层120下方的硅锗外延层中。

首先用二氧化硅层205填充沟槽。第一二氧化硅层的厚度接近最顶部半导体层120下方的硅锗外延层110的厚度。此后，在沟槽中形成氮化硅层210和另一二氧化硅层205。二氧化硅、氮化硅和二氧化硅的多个层为正在制造的非平面半导体器件提供绝缘层。

现在转到图14，示出了正在制造的半导体器件的一部分的另一横截面视图的概括框图。这里，第二硅衬底305键合到二氧化硅层205和第一硅衬底105顶部上的堆叠的最顶部半导体层120(其为硅外延生长层115)的顶部上。通过多种晶片到晶片键合技术中的任何一种来执行键合。例如，在一些实施例中，使用铜基晶片键合。以铜作为键合介质，建立电键合作为晶片之间的导电路径，并且建立机械键合以将晶片保持在一起。在其他实施例中，使用氧化物-氧化物键合，也称为分子键合、熔融键合或直接晶片键合。

在各种实施例中，如前所述，两个键合表面使用相同类型的半导体层。如图所示，第二硅衬底305具有带有硅半导体层的表面，并且最顶部半导体层120是硅外延生长层115。因此，当工艺在两个键合表面使用相同类型的半导体层的情况下执行晶片键合时，加工缺陷的量减少。在各种实施例中，没有在第二硅衬底305上执行半导体加工。因此，晶格错位和加工缺陷的风险进一步降低。随后，将正在制造的器件翻转，使得硅衬底105和堆叠位于硅衬底305的顶部，如下面的描述所示。

现在转到图15，示出了正在制造的半导体器件的一部分的另一横截面视图的概括框图。这里，正在制造的器件已经被翻转，使得硅衬底105和堆叠位于硅衬底305的顶部上。交替半导体导电层的堆叠1505被示出为在硅锗外延层110的顶部上，在正在制造的器件被翻转之后，硅锗外延层110现在位于最顶部半导体层120的上方。虚线用于示出来自先前执行的晶片键合技术的键合表面。

将正在制造的器件翻转之后，沟槽现在颠倒过来。沟槽仍然包括二氧化硅层205、氮化硅层210和另一个二氧化硅层205。现在，在硅锗层中的沟槽的部分中形成的先前底部二氧化硅层是沟槽的顶层。沟槽内的三个层的厚度总和提供了虚线所示的晶片键合界面与正在制造的有源器件之间的距离。增加的距离减少了来自晶片键合技术的相关联应力和应变，这也减少了晶格错位和加工缺陷。

如前所述，在沟槽的任一侧上的通道允许以后将由操作器件产生的热量通过硅锗外延层110、在正在制造的器件被翻转之后现在位于下面的最顶部半导体层120以及块状硅衬底305散到晶片的背表面。在使用铜基晶片键合的实施例中，所产生的热量也通过两个晶片之间的铜键合介质排散。

现在参考图16，示出了正在制造的半导体器件的一部分的另一横截面视图的概括框图。这里，由交替半导体层的前一堆叠1505产生交替半导体层的鳍堆叠1605。鳍图案的形成类似于前面针对图5描述的步骤。一旦形成鳍图案1605，就可以使用先前针对图6至图10描述的制造步骤来完成具有局部soi的非平面半导体器件。

应注意，上述实施例中的一者或多者包括软件。在此类实施例中，实现方法和/或机构的程序指令被传送或存储在计算机可读介质上。被配置成存储程序指令的多种类型的介质是可用的，并且包括硬盘、软盘、cd-rom、dvd、闪存、可编程rom(prom)、随机存取存储器(ram)和各种其他形式的易失性或非易失性存储器。一般来说，计算机可访问存储介质包括计算机在使用期间可访问以向计算机提供指令和/或数据的任何存储介质。例如，计算机可访问存储介质包括诸如磁或光介质的存储介质，例如磁盘(固定或可移动)、磁带、cd-rom或dvd-rom、cd-r、cd-rw、dvd-r、dvd-rw或blu-ray。存储介质还包括易失性或非易失性存储介质，诸如ram(例如，同步动态ram(sdram)、双倍数据速率(ddr、ddr2、ddr3等)sdram、低功率ddr(lpddr2等)sdram、rambusdram(rdram)、静态ram(sram)等)、rom、闪存、可经由诸如通用串行总线(usb)接口等外围接口访问的非易失性存储器(例如闪存)等。存储介质包括微机电系统(mems)，以及可经由诸如网络和/或无线链路的通信介质访问的存储介质。

此外，在各种实施例中，程序指令包括采用诸如c等高级编程语言、或诸如verilog、vhdl等设计语言(hdl)或者诸如gdsii流格式(gdsii)等数据库格式的对硬件功能的行为级描述或寄存器传输级(rtl)描述。在一些情况下，描述由合成工具读取，所述合成工具合成所述描述以产生包括来自合成库的门列表的网表。网表包括一组门，所述门也代表包括系统在内的硬件的功能。然后放置并路由网表，以产生描述将要应用于掩模的几何形状的数据集。然后在各种半导体制造步骤中使用掩模来产生对应于系统的一个或多个半导体电路。替代地，根据需要，计算机可访问存储介质上的指令是网表(有或没有合成库)或数据集。此外，所述指令被来自诸如和mentor等供应商的基于硬件的仿真器用于仿真目的。

尽管已经相当详细地描述了上述实施例，但是一旦完全理解了上述公开，对于本领域技术人员来说，许多变化和修改将变得显而易见。所附权利要求旨在被解释为涵盖所有这些变化和修改。